メモリ
【課題】同じ構成の記憶素子を用いて、ＲＯＭとＲＡＭとを共に実現することができるメモリを提供する。
【解決手段】磁化Ｍ１の向きが反転可能な磁化自由層１８と、絶縁体からなるトンネルバリア層１７と、磁化自由層１８に対してトンネルバリア層１７を介して配置され、磁化Ｍ１４，Ｍ１６の向きが固定された磁化固定層１３とを含む、トンネル磁気抵抗効果素子から構成された記憶素子１を複数個含み、記憶素子１の磁化自由層１８の磁化Ｍ１の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子１のトンネルバリア層１７の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含むメモリを構成する。
【解決手段】磁化Ｍ１の向きが反転可能な磁化自由層１８と、絶縁体からなるトンネルバリア層１７と、磁化自由層１８に対してトンネルバリア層１７を介して配置され、磁化Ｍ１４，Ｍ１６の向きが固定された磁化固定層１３とを含む、トンネル磁気抵抗効果素子から構成された記憶素子１を複数個含み、記憶素子１の磁化自由層１８の磁化Ｍ１の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子１のトンネルバリア層１７の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含むメモリを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子を有して成るメモリに係わる。
【背景技術】
【０００２】
従来のメモリを使用するシステムでは、通常、電源を切っても情報を記憶しているリードオンリーメモリ（ＲＯＭ）と、電源を切ると情報が揮発するが、高速かつ無限回の繰り返し記録・読み出しが可能なランダムアクセスメモリ（ＲＡＭ）とを使用している。
これら従来のメモリは、フラッシュメモリ等のＲＯＭか、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）等のＲＡＭの二種に分かれ、それぞれ独自の構造を持っている。
【０００３】
最近、磁気ランダムアクセスメモリ（ＭＲＡＭ）や強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）といった、いわゆる不揮発ＲＡＭと呼ばれるメモリが出現している。
この不揮発ＲＡＭは、高速で繰り返し書き込みが可能であり、かつ、ランダムアクセス読み出しも可能である、といったＲＡＭと同等の性能を持ちながら、電源を切っても情報を忘れない。
【０００４】
不揮発ＲＡＭを使用すれば、従来ＲＯＭとＲＡＭを併用していたシステムを単純化することができ、その結果として低価格化することが可能になると考えられる。
その場合、従来はＲＯＭに置いていたシリアル番号やネットワークのＩＤ等のシステムの固有情報や、通信用の暗号鍵等を、書き換え可能なＲＡＭ領域に保存することになる。
【０００５】
また、新しい不揮発ＲＡＭとして、トンネル磁気抵抗効果素子の強磁性層の磁化の向きをスピン注入によって反転させる、スピン注入方式の記憶素子の構成が提案されている（例えば、特許文献１や非特許文献１を参照）。
この構成の場合、前述したＭＲＡＭと同様に、高速で繰り返し書き込みが可能であり、かつ、ランダムアクセス読み出しも可能である、といったＲＡＭと同等の性能を持ちながら、電源を切っても情報を忘れない、という特性を有している。
従って、スピン注入方式の記憶素子を使用しても、前述したＭＲＡＭと同様に、従来ＲＯＭとＲＡＭを併用していたシステムを単純化することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７７８２号公報
【非特許文献】
【０００７】
【非特許文献１】日経エレクトロニクス ２００１．２．１２号（第１６４頁−１７１頁）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
現在、ＲＡＭとして使用できるといわれている不揮発メモリとして、例えば、前述したＦｅＲＡＭとＭＲＡＭとが挙げられる。
【０００９】
通常の使用状態であれば、ＦｅＲＡＭやＭＲＡＭに書き込まれた情報は、電源を切っても保持される。
しかしながら、ＲＯＭの代わりにＦｅＲＡＭやＭＲＡＭを使用した場合には、情報の書き換え可能なＲＡＭ領域に置かれている。そのため、プログラムのバグや外来ノイズ等によってデータが変化してしまう可能性がわずかながらもあり、システムを稼働させる上で必須の情報が消失してしまう危険性がある。
【００１０】
ＦｅＲＡＭはチップを半田付けする際等の熱によって、ＭＲＡＭは強力な外部磁界によって、ともに情報が消失する可能性のあることが知られている。
そのため、決して情報を消失しない完全なＲＯＭの機能と、自由に読み書きできるというＲＡＭの機能とを、同一のメモリ中において容易に並立させることができない。
【００１１】
また、スピン注入方式の記憶素子を、そのままＲＯＭの代わりに使用した場合にも、ＦｅＲＡＭやＭＲＡＭを使用した場合と同様に、情報が消失する可能性がある。
【００１２】
上述した問題の解決のために、本発明においては、同じ構成の記憶素子を用いて、ＲＯＭとＲＡＭとを共に実現することができるメモリを提供するものである。
【課題を解決するための手段】
【００１３】
本発明のメモリは、磁化の向きが反転可能な磁化自由層と、絶縁体からなるトンネルバリア層と、磁化自由層に対してトンネルバリア層を介して配置され、磁化の向きが固定された磁化固定層とを含む、トンネル磁気抵抗効果素子から構成された記憶素子を含む。
そして、この構成の記憶素子を複数個含み、記憶素子の磁化自由層の磁化の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子のトンネルバリア層の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含む。
【００１４】
上述の本発明のメモリの構成によれば、記憶素子の磁化自由層の磁化の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子のトンネルバリア層の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含んでいる。
ランダムアクセスメモリ領域の記憶素子では、磁化自由層の磁化の向きにより、抵抗の高い第１の抵抗状態と、抵抗の低い第２の抵抗状態とのいずれかの状態を示す。リードオンリーメモリ領域の記憶素子では、トンネルバリア層が絶縁破壊していない場合には、前記第１の抵抗状態或いは前記第２の抵抗状態を示す。一方、トンネルバリア層が絶縁破壊している場合には、第２の抵抗状態よりも充分に抵抗が低い第３の抵抗状態を示す。
そして、上述の３つの抵抗状態を検知することにより、記録された情報の内容を読み出すことができる。これにより、同じ構成の記憶素子を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。
【発明の効果】
【００１５】
上述の本発明によれば、同じ構成の記憶素子を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。これにより、従来は別々に製造していたＲＯＭのチップとＲＡＭのチップとを、１つのチップで置き換えることが可能になる。
同じ構成の記憶素子を使用してＲＡＭとＲＯＭとを共に実現することが可能になるので、回路部品の種類を削減することや、製造コストを削減することが、可能になる。
また、従来の独立したＲＯＭチップとＲＡＭチップの２つのチップで構成していた回路を１つのチップで構成できるため、メモリの回路構成の簡略化やメモリの小型化を図ることも可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明のメモリの一実施の形態の概略構成図（メモリセルの断面図）である。
【図２】図１の記憶素子の概略断面図である。
【図３】印加電圧と記憶素子の素子抵抗との関係を示す図である。
【図４】印加電圧を上げていったときの記憶素子の素子抵抗の変化を示す図である。
【図５】本発明のメモリの一実施の形態の回路構成の概略構成図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．メモリの一実施の形態の記憶素子の構成
３．記憶素子の実験例
４．メモリの一実施の形態の回路構成
５．変形例
【００１８】
＜１．本発明の概要＞
本発明の具体的な実施の形態の説明に先立ち、本発明の概要を説明する。
本発明においては、トンネル磁気抵抗効果素子から構成された記憶素子を複数個使用して、メモリ（記憶装置）を構成する。
そして、メモリを構成する複数個の記憶素子を、ランダムアクセスメモリ（ＲＡＭ）領域と、リードオンリーメモリ（ＲＯＭ）領域とに振り分ける。
ランダムアクセスメモリ（ＲＡＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子の磁化自由層の磁化の向きで情報を記録する。リードオンリーメモリ（ＲＯＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子のトンネル絶縁層の絶縁破壊の有無で情報を記録する。
【００１９】
ランダムアクセスメモリ（ＲＡＭ）領域では、記憶素子の磁化自由層の磁化の向きで情報が記録されるので、磁化自由層が記憶層として作用する。
リードオンリーメモリ（ＲＯＭ）領域では、記憶素子のトンネル絶縁層の絶縁破壊の有無で情報が記録される。そのため、記憶素子の磁化自由層の磁化の向きは任意であり、磁化自由層は情報を記憶させる記憶層としては使用されない。
【００２０】
ランダムアクセスメモリ（ＲＡＭ）領域の記憶素子に情報を記録する際には、スピン注入により磁化自由層の磁化の向きを反転させる大きさの電流を記憶素子に供給する、もしくは、磁化自由層に磁化の向きを反転させる大きさの外部磁界を印加する。このうち、外部磁界は、記憶素子の磁化自由層の近傍に磁界印加用の配線を設けて、この配線に電流を流して電流磁界を発生させることにより、容易に印加することができる。
そして、情報を記録する際には、記憶素子の抵抗を、高抵抗の第１の抵抗状態と、低抵抗の第２の抵抗状態との間で、変化させる。トンネル磁気抵抗効果素子において、これら２つの抵抗状態は、材料的疲労、即ち素子の破壊を起こすことなく、可逆的に変化させることができるということが、前記特許文献１や前記非特許文献１等で述べられている。
従って、本発明のメモリに用いられる、トンネル磁気抵抗効果素子から構成される記憶素子は、ＲＡＭとして使用する際に必要となる、繰り返し記録耐性に優れていることになる。
【００２１】
リードオンリーメモリ（ＲＯＭ）領域の記憶素子に情報を記録する際には、記憶素子にトンネルバリア層の絶縁破壊耐圧よりも高い電圧を与えて、トンネルバリア層を絶縁破壊させる。このような電圧を与えるために、記憶素子の上下に接続された配線等の電圧供給部を設ける。
このようにトンネルバリア層を絶縁破壊させて情報を記録するので、トンネルバリア層の絶縁破壊が非可逆変化であることから、情報が消えることない。即ち、絶縁破壊により情報を記録した記憶素子を、リードオンリーメモリ（ＲＯＭ）として使用することができる。
【００２２】
また、記憶素子に記録された情報の読み出しには、記憶素子に読み出し用の電圧を与えることにより素子の抵抗を検出する。ランダムアクセスメモリ（ＲＡＭ）領域の記憶素子では、高抵抗の第１の抵抗状態であるか、低抵抗の第２の抵抗状態であるかを、センスアンプ等によって判別する。リードオンリーメモリ（ＲＯＭ）領域の記憶素子では、第１の抵抗状態又は第２の抵抗状態であるか、トンネルバリア層が絶縁破壊した第３の抵抗状態であるかを、センスアンプ等によって判別する。
なお、記憶素子を、スピン注入により磁化自由層の磁化の向きを反転させる構成とする場合には、読み出し用の電圧を、磁化の向きを反転させる大きさの電流を記憶素子に供給するための電圧（書き込み電圧）よりも低い電圧とする。
【００２３】
本発明のメモリに使用する記憶素子において、磁化自由層、トンネル絶縁層、磁化固定層、反強磁性層等の記憶素子の各層の材料は、トンネル磁気抵抗効果素子に使用される、従来から知られている材料を使用することができる。
【００２４】
また、記憶素子を、スピン注入により磁化自由層の磁化の向きを反転させる構成とする場合には、ランダムアクセルメモリ（ＲＡＭ）領域の記憶素子に対しては、情報を記録するために記憶素子に電流を供給する電流供給部を設ける。この電流供給部としては、例えば、記憶素子の上下に接続された配線等が挙げられる。
【００２５】
本発明のメモリでは、同じ構成の記憶素子を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。
従って、ランダムアクセルメモリ（ＲＡＭ）領域の記憶素子と、リードオンリーメモリ（ＲＯＭ）領域の記憶素子とが、同一のチップ内に収納された構成とすることも可能になる。これにより、従来は別々に製造していたＲＯＭのチップとＲＡＭのチップとを、１つのチップで置き換えることが可能になる。
【００２６】
そして、同じ構成の記憶素子を使用して、ＲＡＭとＲＯＭとを共に実現することが可能になるので、回路部品の種類を削減することや、製造コストを削減することが、可能になる。
また、従来の独立したＲＯＭチップとＲＡＭチップの２つのチップで構成していた回路を１つのチップで構成できるため、回路構成の簡略化やメモリの小型化を図ることも可能になる。
【００２７】
なお、ＲＯＭ領域とＲＡＭ領域との区別は、予め製造時に決めておくことも、ユーザが使用時に設定することも、どちらにすることも可能である。
ユーザが使用時に設定する場合には、例えば、記憶素子を複数個有するメモリのチップに対して、外部から情報を入力する入力部を設ける。そして、実際に使用するときには、入力部に入力された情報の内容に対応して、複数個の記憶素子から一部の記憶素子がＲＡＭ領域に割り当てられ、他の一部の記憶素子がＲＯＭ領域に割り当てられるように動作させる。このとき、入力部に対して、入力部に入力された情報を表示する表示部（例えば、液晶やＬＥＤを用いたディスプレイ）を設けても良い。
【００２８】
＜２．メモリの一実施の形態の記憶素子の構成＞
続いて、本発明の具体的な実施の形態を説明する。
本発明のメモリの一実施の形態の概略構成図（メモリセルの断面図）を、図１に示す。
図１に示すように、シリコン基板等の半導体基体１０に、各メモリセルを選択するための選択用トランジスタを構成する、ソース領域４、ドレイン領域５、並びにゲート電極７が、それぞれ形成されている。このうち、ゲート電極７は、紙面に垂直な方向に延びる一方のアドレス配線（例えばワード線）を兼ねている。
ドレイン領域５には、コンタクト層２を介して、配線６が接続されている。
そして、ソース領域４と、上方に配置された、図中左右方向に延びる他方のアドレス配線（例えばビット線）３との間に、記憶素子１が配置されている。この記憶素子１は、スピン注入により磁化の向きが反転する強磁性層から成る磁化自由層（記憶層）を有するトンネル磁気抵抗効果素子により構成されている。
また、この記憶素子１は、２種類のアドレス配線３，７の交点付近に配置されている。
この記憶素子１は、ビット線３と、ソース領域４とに、それぞれ上下のコンタクト層２を介して接続されている。
これにより、アドレス配線３から選択用トランジスタを経由して配線６に至る経路で記憶素子１に電流を供給することができ、記憶素子１に上下方向（記憶素子１の積層方向）の電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。即ち、アドレス配線３及び配線６は、記憶素子１に電流を供給するための、前述した電流供給部となる。
【００２９】
本実施の形態のメモリでは、特に、図１に示した記憶素子１を複数個有して、メモリを構成する。そして、メモリを構成する同じ構成の複数個の記憶素子１を、ランダムアクセスメモリ（ＲＡＭ）領域と、リードオンリーメモリ（ＲＯＭ）領域とに振り分ける。
ランダムアクセスメモリ（ＲＡＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１の磁化自由層の磁化の向きで情報を記録する。
リードオンリーメモリ（ＲＯＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１のトンネル絶縁層の絶縁破壊の有無で情報を記録する。
それぞれの領域の記憶素子１での情報の記録の詳細については、後述する記憶素子１の詳細な構成と共に説明する。
【００３０】
また、本実施の形態のメモリの記憶素子１の概略断面図を、図２に示す。
図２に示すように、この記憶素子１は、スピン注入により磁化Ｍ１の向きが反転する磁化自由層１８に対して、下層に磁化固定層１３を設けている。磁化固定層１３の下に反強磁性層１２が設けられ、この反強磁性層１２により、磁化固定層１３の磁化の向きが固定される。
磁化自由層１８と下層の磁化固定層１３との間には、トンネルバリア層（トンネル絶縁層）１７が設けられている。
また、反強磁性層１２の下には下地層１１が形成され、磁化自由層１８の上にはキャップ層１９が形成されている。
即ち、この図２に示す記憶素子１は、磁化自由層１８とトンネルバリア層（トンネル絶縁層）１７と磁化固定層１３とから成るトンネル磁気抵抗効果素子（ＴＭＲ素子）によって構成されている。
【００３１】
また、磁化固定層１３は、積層フェリ構造となっている。
具体的には、磁化固定層１３は、２層の強磁性層１４，１６が、非磁性層１５を介して積層されて反強磁性結合した構成である。
磁化固定層１３の各強磁性層１４，１６が積層フェリ構造となっているため、強磁性層１４の磁化Ｍ１４が右向き、強磁性層１６の磁化Ｍ１６が左向きとなっており、互いに反対向きになっている。これにより、磁化固定層１３の各強磁性層１４，１６から漏れる磁束が、互いに打ち消し合う。
【００３２】
磁化固定層１３を形成する強磁性層１４，１６には、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる合金材料を用いることができる。さらに、これらの磁性層の合金に、ＮｂやＺｒ等の遷移金属元素、ＢやＣ等の軽元素、Ｇｄ，Ｔｂ，Ｙ等の希土類元素を含有させることもでき、さらにはこれらの酸化物や窒化物も使用することができる。
磁化固定層１３に用いる非磁性層１５の材料としては、Ｒｕ，Ｃｕ，Ｒｈ，Ｃｒ等の、磁性層間に反強磁性層間結合を生じる材料が使用できる。
磁化自由層１８の材料としては、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる強磁性体の合金材料を用いることができる。さらに、これらの磁性合金に、ＮｂやＺｒ等の遷移金属、ＢやＣ等の軽元素、Ｇｄ，Ｔｂ，Ｙ等の希土類元素を含有させることもでき、さらにはこれらの酸化物や窒化物も使用することができる。
トンネルバリア層１７の材料としては、Ａｌ２Ｏ３，ＭｇＯ，ＨｆＯ，ＳｉＯ，ＳｉＯ２，ＳｉＮ等の材料や、これらの混合物を用いることができる。
反強磁性層１２の材料としては、ＰｔＭｎ，ＲｈＭｎ，ＲｕＭｎ，ＦｅＭｎ，ＩｒＭｎ等のＭｎ化合物等が使用できる。
下地層１１とキャップ層１９の材料には、特に制限がないが、一般的には、Ｔａ，Ｃｒ，Ｔｉ，Ｗ，Ａｌ，Ｃｕ，ＴｉＮ，ＣｕＮ等の金属や金属窒化物等の導体が使用できる。
【００３３】
本実施の形態の記憶素子１は、下地層１１からキャップ層１９までを真空装置内で連続的に形成して、その後エッチング等の加工により記憶素子１のパターンを形成することにより、製造することができる。
【００３４】
上述の本実施の形態のメモリにおいては、図１及び図２に示した構成の記憶素子１を複数個有して、メモリを構成する。そして、前述したように、メモリを構成する同じ構成の複数個の記憶素子１を、ランダムアクセスメモリ（ＲＡＭ）領域と、リードオンリーメモリ（ＲＯＭ）領域とに振り分ける。
【００３５】
ランダムアクセスメモリ（ＲＡＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１において、その磁化自由層１８の磁化Ｍ１の向きで情報を記録する。
ランダムアクセスメモリ（ＲＡＭ）領域の記憶素子１に情報を記録する際には、スピン注入により、磁化自由層１８の磁化Ｍ１の向きを反転させる大きさの電流を記憶素子１に供給する。そして、情報を記録する際には、記憶素子１の抵抗を、高抵抗の第１の抵抗状態と、低抵抗の第２の抵抗状態との間で、変化させる。具体的には、磁化固定層１３の最も磁化自由層１８に近い強磁性層１６の磁化Ｍ１６の向きと、磁化自由層１８の磁化Ｍ１の向きとが、反平行の場合に高抵抗の第１の抵抗状態になり、平行の場合に低抵抗の第２の抵抗状態になる。
【００３６】
リードオンリーメモリ（ＲＯＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１において、そのトンネルバリア層１７の絶縁破壊の有無で情報を記録する。
リードオンリーメモリ（ＲＯＭ）領域の記憶素子１に情報を記録する際には、記憶素子１のトンネルバリア層１７の絶縁耐圧よりも高い電圧を与える。これにより、トンネルバリア層１７を絶縁破壊させて、記憶素子１を低抵抗の第２の抵抗状態よりもさらに抵抗の低い第３の抵抗状態として、情報を記録する。記憶素子１のトンネルバリア層１７の絶縁耐圧よりも高い電圧を与えるには、記憶素子１の上下に接続された配線（図１のアドレス配線３，７）を通じて電圧を供給する。即ち、これらアドレス配線３，７が記憶素子１に絶縁破壊を生じさせるための電圧を供給する、前述した電圧供給部となる。
【００３７】
なお、通常使用されるＩＣチップへの供給電源電圧である電源電圧１．８Ｖ〜３．３Ｖを使用する場合には、この電圧でスピン注入記録を可能とするために、素子抵抗と面積との積が５〜３０Ω・μｍ２になるようにトンネルバリア層１７の膜厚を調整する。この条件を満たすトンネルバリア層１７の膜厚は、おおよそ０．７〜１．２ｎｍとなる。
この膜厚範囲のトンネルバリア層１７の絶縁耐圧は１．５〜２．５Ｖ程度である。
そして、製品寿命中に素子が破壊してはいけないＲＡＭ用途として記憶素子１を使用する場合には、書き込み時の電圧印加によって絶縁破壊して素子不良が生じることがないように、この絶縁耐圧以下の書き込み電圧で使用する必要がある。
【００３８】
一方、ＲＯＭ用途として記憶素子１を使用する場合には、一回の書き込みのみ可能であればよく、絶縁耐圧以上の電圧で書き込むことによってトンネルバリア層１７を破壊し、通常の低抵抗状態より小さな抵抗を持つ第３の抵抗状態を作る。
絶縁破壊を生じさせたトンネルバリア層１７は、元に戻すことができず、経時変化によってもこの状態の抵抗は変化しない。そのため、この第３の抵抗状態は永続的であり、一回のみ書き込み可能なＲＯＭの素子として使用することができる。
【００３９】
＜３．記憶素子の実験例＞
ここで、実際に、図２に示した構成の記憶素子１を作製した。
具体的には、図２に示した構成の記憶素子１において、各層の材料及び膜厚を、下記の膜構成に示すように選定した。即ち、下地膜１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚２０ｎｍのＰｔＭｎ膜、磁化固定層１３を構成する強磁性層１４を膜厚２ｎｍのＣｏＦｅ膜、非磁性層１５を膜厚０．８ｎｍのＲｕ膜、強磁性層１６を膜厚４ｎｍのＣｏＦｅＢ膜とした。また、トンネルバリア層１７を膜厚０．９ｎｍの酸化マグネシウム膜、磁化自由層１８を膜厚２ｎｍのＣｏＦｅＢ膜、キャップ層１９を膜厚５ｎｍのＴａ膜とした。また、下地膜１１と反強磁性層１２との間に図示しない膜厚５０ｎｍのＣｕ膜（後述するワード線となるもの）を設けた。なお、磁化自由層１８及び強磁性層１６のＣｏＦｅＢ膜の組成はＣｏ４０Ｆｅ２０Ｂ（原子％）、反強磁性層１２のＰｔＭｎ膜の組成はＰｔ５０Ｍｎ５０（原子％）、強磁性層１４のＣｏＦｅ膜の組成はＣｏ９０Ｆｅ１０(原子％)とした。
このようにして、記憶素子１の各層を形成した。
膜構成：Ta(3nm)/Cu(50nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFeB(4nm)/MgO(0.9nm)/CoFeB(2nm)/Ta(5nm)
【００４０】
酸化マグネシウム膜から成るトンネルバリア層１７以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
酸化マグネシウム（ＭｇＯ）膜から成るトンネルバリア層１７は、ＲＦマグネトロンスパッタ法を用いて成膜した。
そして、記憶素子１の各層を、真空装置内で連続的に、スパッタリングにより形成した。
その後、磁場中熱処理炉で、１０ｋＯｅ・３６０℃・２時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理を行った。
【００４１】
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、電子ビーム描画装置により記憶素子１のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子１を形成した。記憶素子１部分以外は、ワード線のＣｕ層直上までエッチングした。このとき、記憶素子１のパターンを、短軸８０ｎｍ×長軸２４０ｎｍの楕円形状とした。
【００４２】
次に、記憶素子１部分以外を、Ａｌ２Ｏ３のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成した。
このようにして、実施例１の記憶素子１の試料を作製した。
【００４３】
この実施例１の試料の１つの記憶素子１について、記憶素子１への印加電圧を−１Ｖ〜＋１Ｖの範囲で変化させて、記憶素子１の抵抗を測定した。
測定結果として、記憶素子１への印加電圧と記憶素子１の素子抵抗との関係を、図３に示す。
【００４４】
図３からわかるように、トンネル磁気抵抗効果素子から成る記憶素子１に流す電流の向きを変化させることにより、スピン注入磁化反転効果により磁化自由層（記憶層）１８の磁化Ｍ１の向きを変化させることができる。これにより、磁化自由層（記憶層）１８の磁化Ｍ１の向きを、磁化固定層１３の強磁性層１６の磁化Ｍ１６の向きに対して、平行もしくは反平行に変化させることができる。この磁化自由層（記憶層）１８の磁化Ｍ１の向きの変化に伴い、磁気抵抗効果により記憶素子１の抵抗が変化していることがわかる。
【００４５】
次に、実施例１の試料の数個の記憶素子１のそれぞれに対して、電圧パルスを印加し、その後に素子の抵抗を計る測定を、印加パルスの電圧をＲＡＭとしての動作電圧範囲以上まで上げながら測定した。なお、測定前に、記憶素子１の抵抗が高抵抗状態になるように設定した。
測定結果として、数個の記憶素子１の素子抵抗の変化を重ねて、図４に示す。
【００４６】
図４に示すように、印加パルスの電圧が低い領域では、初期状態の高抵抗の第１の抵抗状態Ｒ１を示している。印加電圧を上げていくと、スピン注入による磁化反転が生じて、低抵抗の第２の抵抗状態Ｒ２になる。さらに印加電圧を上げていくと、トンネルバリア層１７が絶縁破壊を生じて、第２の抵抗状態Ｒ２からさらに素子抵抗が下がり、バリアが導通した状態である第３の抵抗状態Ｒ３となる。
これら記憶素子１の３つの抵抗状態（第１の抵抗状態Ｒ１、第２の抵抗状態Ｒ２、第３の抵抗状態Ｒ３）を利用することにより、図２の記憶素子１を複数個有するメモリに、ＲＯＭとＲＡＭとを混在させることができる。
【００４７】
＜４．メモリの一実施の形態の回路構成＞
次に、本実施形態のメモリの回路構成について説明する。
本実施形態（本発明のメモリの一実施形態）の回路構成の概略構成図を、図５に示す。
図５に示すように、記憶素子２１（図２の記憶素子１に相当）にセル選択トランジスタ２２が直列接続されており、これら記憶素子２１及びセル選択トランジスタ２２により、各メモリセルが構成される。
各メモリセルが行列状に多数配置されており、行毎にメモリセルのセル選択トランジスタ２２が、横方向の配線に接続されている。
この横方向の配線の後段には、記憶素子２１の抵抗状態を識別するための、センスアンプ２８が接続されている。センスアンプ２８には、２つの電圧を切り替えて発生できる閾値発生回路２３が接続されている。
図中左下には、同じく２つの電圧を切り替えて発生できる書き込み電圧発生回路２４が設けられている。
図中左上には、入力されたアドレスデータを判別して、領域選択信号Ｓ１として、ＲＯＭ領域選択信号及びＲＡＭ領域選択信号を発生させる機能選択アドレスデコーダ２５が設けられている。
また、各行のメモリセルが接続された横方向の配線に対して、行アドレスデコーダ２６が設けられている。
各列のメモリセルでは、メモリセルのセル選択トランジスタ２２のゲート電極に接続して縦方向の配線が設けられている。そして、この縦方向の配線は、列アドレスデコーダ２７に接続されている。
【００４８】
機能選択アドレスデコーダ２５は、アドレスデータとして、あらかじめ設定したＲＯＭとして用いるアドレス範囲を入力した場合に、ＲＯＭ領域選択信号をイネーブルにする。このＲＯＭ領域選択信号は、閾値発生回路２３及び書き込み電圧発生回路２４に入力される。
同様に、機能選択アドレスデコーダ２５は、アドレスデータとして、あらかじめ設定したＲＡＭとして用いるアドレス範囲を入力した場合に、ＲＡＭ領域選択信号をイネーブルにする。このＲＡＭ領域選択信号は、閾値発生回路２３及び書き込み電圧発生回路２４に入力される。
そして、閾値発生回路２３及び書き込み電圧発生回路２４は、ＲＯＭ領域選択信号或いはＲＡＭ領域選択信号を用いて、ＲＯＭ領域もしくはＲＡＭ領域のどちらが選択されたのかを判別し、その選択された領域に応じて発生する電圧を制御する。
【００４９】
閾値発生回路２３は、閾値電圧を発生させる。この閾値電圧を利用して、センスアンプ２８において抵抗を識別することができる。
閾値電圧は、ＲＡＭ領域においては、記憶素子２１の第１の抵抗状態Ｒ１及び第２の抵抗状態Ｒ２でそれぞれ発生するセンスアンプ２８への入力電圧の間にある、第１の閾値電圧に設定される。また、ＲＯＭ領域においては、記憶素子２１の第３の抵抗状態Ｒ３及び第２の抵抗状態Ｒ２でそれぞれ発生するセンスアンプ２８への入力電圧の間にある、第２の閾値電圧に設定される。
【００５０】
ＲＡＭ領域の記憶素子２１に情報を記録する場合には、書き込み電圧発生回路２４が、書き込み電圧として、トンネルバリア層１７の破壊電圧より低い第１の書き込み電圧を発生する。
一方、ＲＯＭ領域の記憶素子２１に情報を書き込む際には、書き込み電圧発生回路２４は、トンネルバリア層１７の破壊電圧より高い第２の書き込み電圧を発生する。
また、読み出し時には、書き込み電圧発生回路２４は、書き込みが行われないように、第１の書き込み電圧より十分に低い電圧を発生する。
【００５１】
本実施の形態においては、記憶素子２１及びセル選択トランジスタ２２に接続される書き込み電圧発生回路２４及びセンスアンプ２８は、ＲＡＭ領域もＲＯＭ領域も同一回路である。そのため、回路設計時及びウエハ製造時に、記憶素子２１の部分について、ＲＡＭ領域とＲＯＭ領域とを区別する必要がない。
【００５２】
ＲＡＭ領域とＲＯＭ領域との区分別けは、動作時に、書き込み電圧発生回路２４で発生させる書き込み電圧と、閾値発生回路２３で発生させてセンスアンプ２８に入力される閾値電圧とについて、それぞれ電圧の設定を変更するだけでよい。
例えば、通常は、ＲＡＭ動作のための第１の書き込み電圧及び第１の閾値電圧を与えておく。そして、ＲＯＭ領域として使用したいアドレスをアクセスする場合に、機能選択アドレスデコーダ２５から領域選択信号Ｓ１としてＲＯＭ領域選択信号を発生させるように、アドレスデコーダ回路のみを修正する。そして、そのＲＯＭ領域選択信号を用いて、書き込み電圧発生回路２４に第２の書き込み電圧を与えると共に、センスアンプ２８に第２の閾値電圧を与えるようにすればよい。
【００５３】
上述の本実施の形態のメモリによれば、ランダムアクセスメモリ（ＲＡＭ）領域では、記憶素子１の磁化自由層１８の磁化Ｍ１の向きを反転させて、情報を記録している。また、リードオンリーメモリ（ＲＯＭ）領域では、記憶素子１のトンネルバリア層１７の絶縁耐圧よりも高い電圧を与えて、トンネルバリア層１７を絶縁破壊させて、第３の抵抗状態Ｒ３として、情報を記録している。
これにより、図２に示した記憶素子１を、ランダムアクセスメモリ（ＲＡＭ）としても使用することができ、リードオンリーメモリ（ＲＯＭ）としても使用することが可能になる。
【００５４】
このようにして、同じ構成の記憶素子１を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。これにより、従来は別々に製造していたＲＯＭのチップとＲＡＭのチップとを、１つのチップで置き換えることが可能になる。
そして、同じ構成の記憶素子１を使用してＲＡＭとＲＯＭとを共に実現することが可能になるので、回路部品の種類を削減することや、製造コストを削減することが、可能になる。
また、従来の独立したＲＯＭチップとＲＡＭチップの２つのチップで構成していた回路を１つのチップで構成できるため、メモリの回路構成の簡略化やメモリの小型化を図ることも可能になる。
【００５５】
＜５．変形例＞
上述の実施の形態では、記憶素子１の磁化固定層１３を、２層の強磁性層１４，１６とその間に挟まれる非磁性層１５による積層フェリ構造としていた。
本発明では、１層の強磁性層のみで磁化固定層を構成しても、また、３層以上の強磁性層を有する積層フェリ構造で磁化固定層を構成しても構わない。
【００５６】
上述の実施の形態では、記憶素子１に対して、スピン注入方式で磁化自由層１８の磁化Ｍ１の向きを反転させる場合であった。
本発明では、トンネル磁気抵抗効果素子からなる記憶素子に対して、従来のＭＲＡＭのように磁化自由層に外部磁界を印加して、磁化自由層の磁化の向きを反転させる場合も、含む。この場合、記憶素子に接続された配線（抵抗値を検知して記録された情報の内容を読み出す読み出し用配線、もしくはその他の配線）を通じて、ＲＯＭ領域の記憶素子のトンネル絶縁層を絶縁破壊させる電圧を、記憶素子に印加する。
【００５７】
また、本発明のメモリの他の実施の形態として、以下に述べるような構成を採用することも可能である。
まず、複数個の記憶素子が形成され、ＲＯＭ領域とＲＡＭ領域とを全く区別していないチップを準備する。
このチップに対して、外部から情報を入力する入力部を設ける。
そして、実際に使用するときには、入力部に入力された情報の内容に対応して、例えば、ＲＯＭ領域として使用する領域の信号を外部信号で与える。これによって、複数個の記憶素子から一部の記憶素子がＲＡＭ領域に割り当てられ、他の一部の記憶素子がＲＯＭ領域に割り当てられるように動作させる。
このようにしても、チップ内にＲＯＭ領域とＲＡＭ領域とを並立させることができる。
【００５８】
そして、この構成とした場合には、従来のＲＡＭチップ及びＲＯＭチップを有する構成と比較して、記憶素子や回路部品の種類を削減したり、製造のためのマスクの種類を削減したりすることが可能になる。これにより、材料コストや製造コストを削減することが可能となる。
【００５９】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００６０】
１，２１ 記憶素子、２ コンタクト層、３ ビット線（アドレス配線）、４ ドレイン領域、５ ソース領域、６ 配線、７ ゲート電極（アドレス配線）、１０ 半導体基体、１１ 下地層、１２ 反強磁性層、１３ 磁化固定層、１４，１６ 強磁性層、１５ 非磁性層、１７ トンネルバリア層、１８ 磁化自由層（記憶層）、１９ キャップ層、２２ セル選択トランジスタ、２３ 閾値発生回路、２４ 書き込み電圧発生回路、２５ 機能選択アドレスデコーダ、２６ 行アドレスデコーダ、２７ 列アドレスデコーダ、２８ センスアンプ
【技術分野】
【０００１】
本発明は、記憶素子を有して成るメモリに係わる。
【背景技術】
【０００２】
従来のメモリを使用するシステムでは、通常、電源を切っても情報を記憶しているリードオンリーメモリ（ＲＯＭ）と、電源を切ると情報が揮発するが、高速かつ無限回の繰り返し記録・読み出しが可能なランダムアクセスメモリ（ＲＡＭ）とを使用している。
これら従来のメモリは、フラッシュメモリ等のＲＯＭか、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）等のＲＡＭの二種に分かれ、それぞれ独自の構造を持っている。
【０００３】
最近、磁気ランダムアクセスメモリ（ＭＲＡＭ）や強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）といった、いわゆる不揮発ＲＡＭと呼ばれるメモリが出現している。
この不揮発ＲＡＭは、高速で繰り返し書き込みが可能であり、かつ、ランダムアクセス読み出しも可能である、といったＲＡＭと同等の性能を持ちながら、電源を切っても情報を忘れない。
【０００４】
不揮発ＲＡＭを使用すれば、従来ＲＯＭとＲＡＭを併用していたシステムを単純化することができ、その結果として低価格化することが可能になると考えられる。
その場合、従来はＲＯＭに置いていたシリアル番号やネットワークのＩＤ等のシステムの固有情報や、通信用の暗号鍵等を、書き換え可能なＲＡＭ領域に保存することになる。
【０００５】
また、新しい不揮発ＲＡＭとして、トンネル磁気抵抗効果素子の強磁性層の磁化の向きをスピン注入によって反転させる、スピン注入方式の記憶素子の構成が提案されている（例えば、特許文献１や非特許文献１を参照）。
この構成の場合、前述したＭＲＡＭと同様に、高速で繰り返し書き込みが可能であり、かつ、ランダムアクセス読み出しも可能である、といったＲＡＭと同等の性能を持ちながら、電源を切っても情報を忘れない、という特性を有している。
従って、スピン注入方式の記憶素子を使用しても、前述したＭＲＡＭと同様に、従来ＲＯＭとＲＡＭを併用していたシステムを単純化することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７７８２号公報
【非特許文献】
【０００７】
【非特許文献１】日経エレクトロニクス ２００１．２．１２号（第１６４頁−１７１頁）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
現在、ＲＡＭとして使用できるといわれている不揮発メモリとして、例えば、前述したＦｅＲＡＭとＭＲＡＭとが挙げられる。
【０００９】
通常の使用状態であれば、ＦｅＲＡＭやＭＲＡＭに書き込まれた情報は、電源を切っても保持される。
しかしながら、ＲＯＭの代わりにＦｅＲＡＭやＭＲＡＭを使用した場合には、情報の書き換え可能なＲＡＭ領域に置かれている。そのため、プログラムのバグや外来ノイズ等によってデータが変化してしまう可能性がわずかながらもあり、システムを稼働させる上で必須の情報が消失してしまう危険性がある。
【００１０】
ＦｅＲＡＭはチップを半田付けする際等の熱によって、ＭＲＡＭは強力な外部磁界によって、ともに情報が消失する可能性のあることが知られている。
そのため、決して情報を消失しない完全なＲＯＭの機能と、自由に読み書きできるというＲＡＭの機能とを、同一のメモリ中において容易に並立させることができない。
【００１１】
また、スピン注入方式の記憶素子を、そのままＲＯＭの代わりに使用した場合にも、ＦｅＲＡＭやＭＲＡＭを使用した場合と同様に、情報が消失する可能性がある。
【００１２】
上述した問題の解決のために、本発明においては、同じ構成の記憶素子を用いて、ＲＯＭとＲＡＭとを共に実現することができるメモリを提供するものである。
【課題を解決するための手段】
【００１３】
本発明のメモリは、磁化の向きが反転可能な磁化自由層と、絶縁体からなるトンネルバリア層と、磁化自由層に対してトンネルバリア層を介して配置され、磁化の向きが固定された磁化固定層とを含む、トンネル磁気抵抗効果素子から構成された記憶素子を含む。
そして、この構成の記憶素子を複数個含み、記憶素子の磁化自由層の磁化の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子のトンネルバリア層の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含む。
【００１４】
上述の本発明のメモリの構成によれば、記憶素子の磁化自由層の磁化の向きによって情報が記録される、ランダムアクセスメモリ領域と、記憶素子のトンネルバリア層の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含んでいる。
ランダムアクセスメモリ領域の記憶素子では、磁化自由層の磁化の向きにより、抵抗の高い第１の抵抗状態と、抵抗の低い第２の抵抗状態とのいずれかの状態を示す。リードオンリーメモリ領域の記憶素子では、トンネルバリア層が絶縁破壊していない場合には、前記第１の抵抗状態或いは前記第２の抵抗状態を示す。一方、トンネルバリア層が絶縁破壊している場合には、第２の抵抗状態よりも充分に抵抗が低い第３の抵抗状態を示す。
そして、上述の３つの抵抗状態を検知することにより、記録された情報の内容を読み出すことができる。これにより、同じ構成の記憶素子を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。
【発明の効果】
【００１５】
上述の本発明によれば、同じ構成の記憶素子を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。これにより、従来は別々に製造していたＲＯＭのチップとＲＡＭのチップとを、１つのチップで置き換えることが可能になる。
同じ構成の記憶素子を使用してＲＡＭとＲＯＭとを共に実現することが可能になるので、回路部品の種類を削減することや、製造コストを削減することが、可能になる。
また、従来の独立したＲＯＭチップとＲＡＭチップの２つのチップで構成していた回路を１つのチップで構成できるため、メモリの回路構成の簡略化やメモリの小型化を図ることも可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明のメモリの一実施の形態の概略構成図（メモリセルの断面図）である。
【図２】図１の記憶素子の概略断面図である。
【図３】印加電圧と記憶素子の素子抵抗との関係を示す図である。
【図４】印加電圧を上げていったときの記憶素子の素子抵抗の変化を示す図である。
【図５】本発明のメモリの一実施の形態の回路構成の概略構成図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．メモリの一実施の形態の記憶素子の構成
３．記憶素子の実験例
４．メモリの一実施の形態の回路構成
５．変形例
【００１８】
＜１．本発明の概要＞
本発明の具体的な実施の形態の説明に先立ち、本発明の概要を説明する。
本発明においては、トンネル磁気抵抗効果素子から構成された記憶素子を複数個使用して、メモリ（記憶装置）を構成する。
そして、メモリを構成する複数個の記憶素子を、ランダムアクセスメモリ（ＲＡＭ）領域と、リードオンリーメモリ（ＲＯＭ）領域とに振り分ける。
ランダムアクセスメモリ（ＲＡＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子の磁化自由層の磁化の向きで情報を記録する。リードオンリーメモリ（ＲＯＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子のトンネル絶縁層の絶縁破壊の有無で情報を記録する。
【００１９】
ランダムアクセスメモリ（ＲＡＭ）領域では、記憶素子の磁化自由層の磁化の向きで情報が記録されるので、磁化自由層が記憶層として作用する。
リードオンリーメモリ（ＲＯＭ）領域では、記憶素子のトンネル絶縁層の絶縁破壊の有無で情報が記録される。そのため、記憶素子の磁化自由層の磁化の向きは任意であり、磁化自由層は情報を記憶させる記憶層としては使用されない。
【００２０】
ランダムアクセスメモリ（ＲＡＭ）領域の記憶素子に情報を記録する際には、スピン注入により磁化自由層の磁化の向きを反転させる大きさの電流を記憶素子に供給する、もしくは、磁化自由層に磁化の向きを反転させる大きさの外部磁界を印加する。このうち、外部磁界は、記憶素子の磁化自由層の近傍に磁界印加用の配線を設けて、この配線に電流を流して電流磁界を発生させることにより、容易に印加することができる。
そして、情報を記録する際には、記憶素子の抵抗を、高抵抗の第１の抵抗状態と、低抵抗の第２の抵抗状態との間で、変化させる。トンネル磁気抵抗効果素子において、これら２つの抵抗状態は、材料的疲労、即ち素子の破壊を起こすことなく、可逆的に変化させることができるということが、前記特許文献１や前記非特許文献１等で述べられている。
従って、本発明のメモリに用いられる、トンネル磁気抵抗効果素子から構成される記憶素子は、ＲＡＭとして使用する際に必要となる、繰り返し記録耐性に優れていることになる。
【００２１】
リードオンリーメモリ（ＲＯＭ）領域の記憶素子に情報を記録する際には、記憶素子にトンネルバリア層の絶縁破壊耐圧よりも高い電圧を与えて、トンネルバリア層を絶縁破壊させる。このような電圧を与えるために、記憶素子の上下に接続された配線等の電圧供給部を設ける。
このようにトンネルバリア層を絶縁破壊させて情報を記録するので、トンネルバリア層の絶縁破壊が非可逆変化であることから、情報が消えることない。即ち、絶縁破壊により情報を記録した記憶素子を、リードオンリーメモリ（ＲＯＭ）として使用することができる。
【００２２】
また、記憶素子に記録された情報の読み出しには、記憶素子に読み出し用の電圧を与えることにより素子の抵抗を検出する。ランダムアクセスメモリ（ＲＡＭ）領域の記憶素子では、高抵抗の第１の抵抗状態であるか、低抵抗の第２の抵抗状態であるかを、センスアンプ等によって判別する。リードオンリーメモリ（ＲＯＭ）領域の記憶素子では、第１の抵抗状態又は第２の抵抗状態であるか、トンネルバリア層が絶縁破壊した第３の抵抗状態であるかを、センスアンプ等によって判別する。
なお、記憶素子を、スピン注入により磁化自由層の磁化の向きを反転させる構成とする場合には、読み出し用の電圧を、磁化の向きを反転させる大きさの電流を記憶素子に供給するための電圧（書き込み電圧）よりも低い電圧とする。
【００２３】
本発明のメモリに使用する記憶素子において、磁化自由層、トンネル絶縁層、磁化固定層、反強磁性層等の記憶素子の各層の材料は、トンネル磁気抵抗効果素子に使用される、従来から知られている材料を使用することができる。
【００２４】
また、記憶素子を、スピン注入により磁化自由層の磁化の向きを反転させる構成とする場合には、ランダムアクセルメモリ（ＲＡＭ）領域の記憶素子に対しては、情報を記録するために記憶素子に電流を供給する電流供給部を設ける。この電流供給部としては、例えば、記憶素子の上下に接続された配線等が挙げられる。
【００２５】
本発明のメモリでは、同じ構成の記憶素子を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。
従って、ランダムアクセルメモリ（ＲＡＭ）領域の記憶素子と、リードオンリーメモリ（ＲＯＭ）領域の記憶素子とが、同一のチップ内に収納された構成とすることも可能になる。これにより、従来は別々に製造していたＲＯＭのチップとＲＡＭのチップとを、１つのチップで置き換えることが可能になる。
【００２６】
そして、同じ構成の記憶素子を使用して、ＲＡＭとＲＯＭとを共に実現することが可能になるので、回路部品の種類を削減することや、製造コストを削減することが、可能になる。
また、従来の独立したＲＯＭチップとＲＡＭチップの２つのチップで構成していた回路を１つのチップで構成できるため、回路構成の簡略化やメモリの小型化を図ることも可能になる。
【００２７】
なお、ＲＯＭ領域とＲＡＭ領域との区別は、予め製造時に決めておくことも、ユーザが使用時に設定することも、どちらにすることも可能である。
ユーザが使用時に設定する場合には、例えば、記憶素子を複数個有するメモリのチップに対して、外部から情報を入力する入力部を設ける。そして、実際に使用するときには、入力部に入力された情報の内容に対応して、複数個の記憶素子から一部の記憶素子がＲＡＭ領域に割り当てられ、他の一部の記憶素子がＲＯＭ領域に割り当てられるように動作させる。このとき、入力部に対して、入力部に入力された情報を表示する表示部（例えば、液晶やＬＥＤを用いたディスプレイ）を設けても良い。
【００２８】
＜２．メモリの一実施の形態の記憶素子の構成＞
続いて、本発明の具体的な実施の形態を説明する。
本発明のメモリの一実施の形態の概略構成図（メモリセルの断面図）を、図１に示す。
図１に示すように、シリコン基板等の半導体基体１０に、各メモリセルを選択するための選択用トランジスタを構成する、ソース領域４、ドレイン領域５、並びにゲート電極７が、それぞれ形成されている。このうち、ゲート電極７は、紙面に垂直な方向に延びる一方のアドレス配線（例えばワード線）を兼ねている。
ドレイン領域５には、コンタクト層２を介して、配線６が接続されている。
そして、ソース領域４と、上方に配置された、図中左右方向に延びる他方のアドレス配線（例えばビット線）３との間に、記憶素子１が配置されている。この記憶素子１は、スピン注入により磁化の向きが反転する強磁性層から成る磁化自由層（記憶層）を有するトンネル磁気抵抗効果素子により構成されている。
また、この記憶素子１は、２種類のアドレス配線３，７の交点付近に配置されている。
この記憶素子１は、ビット線３と、ソース領域４とに、それぞれ上下のコンタクト層２を介して接続されている。
これにより、アドレス配線３から選択用トランジスタを経由して配線６に至る経路で記憶素子１に電流を供給することができ、記憶素子１に上下方向（記憶素子１の積層方向）の電流を流して、スピン注入により記憶層の磁化の向きを反転させることができる。即ち、アドレス配線３及び配線６は、記憶素子１に電流を供給するための、前述した電流供給部となる。
【００２９】
本実施の形態のメモリでは、特に、図１に示した記憶素子１を複数個有して、メモリを構成する。そして、メモリを構成する同じ構成の複数個の記憶素子１を、ランダムアクセスメモリ（ＲＡＭ）領域と、リードオンリーメモリ（ＲＯＭ）領域とに振り分ける。
ランダムアクセスメモリ（ＲＡＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１の磁化自由層の磁化の向きで情報を記録する。
リードオンリーメモリ（ＲＯＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１のトンネル絶縁層の絶縁破壊の有無で情報を記録する。
それぞれの領域の記憶素子１での情報の記録の詳細については、後述する記憶素子１の詳細な構成と共に説明する。
【００３０】
また、本実施の形態のメモリの記憶素子１の概略断面図を、図２に示す。
図２に示すように、この記憶素子１は、スピン注入により磁化Ｍ１の向きが反転する磁化自由層１８に対して、下層に磁化固定層１３を設けている。磁化固定層１３の下に反強磁性層１２が設けられ、この反強磁性層１２により、磁化固定層１３の磁化の向きが固定される。
磁化自由層１８と下層の磁化固定層１３との間には、トンネルバリア層（トンネル絶縁層）１７が設けられている。
また、反強磁性層１２の下には下地層１１が形成され、磁化自由層１８の上にはキャップ層１９が形成されている。
即ち、この図２に示す記憶素子１は、磁化自由層１８とトンネルバリア層（トンネル絶縁層）１７と磁化固定層１３とから成るトンネル磁気抵抗効果素子（ＴＭＲ素子）によって構成されている。
【００３１】
また、磁化固定層１３は、積層フェリ構造となっている。
具体的には、磁化固定層１３は、２層の強磁性層１４，１６が、非磁性層１５を介して積層されて反強磁性結合した構成である。
磁化固定層１３の各強磁性層１４，１６が積層フェリ構造となっているため、強磁性層１４の磁化Ｍ１４が右向き、強磁性層１６の磁化Ｍ１６が左向きとなっており、互いに反対向きになっている。これにより、磁化固定層１３の各強磁性層１４，１６から漏れる磁束が、互いに打ち消し合う。
【００３２】
磁化固定層１３を形成する強磁性層１４，１６には、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる合金材料を用いることができる。さらに、これらの磁性層の合金に、ＮｂやＺｒ等の遷移金属元素、ＢやＣ等の軽元素、Ｇｄ，Ｔｂ，Ｙ等の希土類元素を含有させることもでき、さらにはこれらの酸化物や窒化物も使用することができる。
磁化固定層１３に用いる非磁性層１５の材料としては、Ｒｕ，Ｃｕ，Ｒｈ，Ｃｒ等の、磁性層間に反強磁性層間結合を生じる材料が使用できる。
磁化自由層１８の材料としては、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる強磁性体の合金材料を用いることができる。さらに、これらの磁性合金に、ＮｂやＺｒ等の遷移金属、ＢやＣ等の軽元素、Ｇｄ，Ｔｂ，Ｙ等の希土類元素を含有させることもでき、さらにはこれらの酸化物や窒化物も使用することができる。
トンネルバリア層１７の材料としては、Ａｌ２Ｏ３，ＭｇＯ，ＨｆＯ，ＳｉＯ，ＳｉＯ２，ＳｉＮ等の材料や、これらの混合物を用いることができる。
反強磁性層１２の材料としては、ＰｔＭｎ，ＲｈＭｎ，ＲｕＭｎ，ＦｅＭｎ，ＩｒＭｎ等のＭｎ化合物等が使用できる。
下地層１１とキャップ層１９の材料には、特に制限がないが、一般的には、Ｔａ，Ｃｒ，Ｔｉ，Ｗ，Ａｌ，Ｃｕ，ＴｉＮ，ＣｕＮ等の金属や金属窒化物等の導体が使用できる。
【００３３】
本実施の形態の記憶素子１は、下地層１１からキャップ層１９までを真空装置内で連続的に形成して、その後エッチング等の加工により記憶素子１のパターンを形成することにより、製造することができる。
【００３４】
上述の本実施の形態のメモリにおいては、図１及び図２に示した構成の記憶素子１を複数個有して、メモリを構成する。そして、前述したように、メモリを構成する同じ構成の複数個の記憶素子１を、ランダムアクセスメモリ（ＲＡＭ）領域と、リードオンリーメモリ（ＲＯＭ）領域とに振り分ける。
【００３５】
ランダムアクセスメモリ（ＲＡＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１において、その磁化自由層１８の磁化Ｍ１の向きで情報を記録する。
ランダムアクセスメモリ（ＲＡＭ）領域の記憶素子１に情報を記録する際には、スピン注入により、磁化自由層１８の磁化Ｍ１の向きを反転させる大きさの電流を記憶素子１に供給する。そして、情報を記録する際には、記憶素子１の抵抗を、高抵抗の第１の抵抗状態と、低抵抗の第２の抵抗状態との間で、変化させる。具体的には、磁化固定層１３の最も磁化自由層１８に近い強磁性層１６の磁化Ｍ１６の向きと、磁化自由層１８の磁化Ｍ１の向きとが、反平行の場合に高抵抗の第１の抵抗状態になり、平行の場合に低抵抗の第２の抵抗状態になる。
【００３６】
リードオンリーメモリ（ＲＯＭ）領域では、トンネル磁気抵抗効果素子から構成された記憶素子１において、そのトンネルバリア層１７の絶縁破壊の有無で情報を記録する。
リードオンリーメモリ（ＲＯＭ）領域の記憶素子１に情報を記録する際には、記憶素子１のトンネルバリア層１７の絶縁耐圧よりも高い電圧を与える。これにより、トンネルバリア層１７を絶縁破壊させて、記憶素子１を低抵抗の第２の抵抗状態よりもさらに抵抗の低い第３の抵抗状態として、情報を記録する。記憶素子１のトンネルバリア層１７の絶縁耐圧よりも高い電圧を与えるには、記憶素子１の上下に接続された配線（図１のアドレス配線３，７）を通じて電圧を供給する。即ち、これらアドレス配線３，７が記憶素子１に絶縁破壊を生じさせるための電圧を供給する、前述した電圧供給部となる。
【００３７】
なお、通常使用されるＩＣチップへの供給電源電圧である電源電圧１．８Ｖ〜３．３Ｖを使用する場合には、この電圧でスピン注入記録を可能とするために、素子抵抗と面積との積が５〜３０Ω・μｍ２になるようにトンネルバリア層１７の膜厚を調整する。この条件を満たすトンネルバリア層１７の膜厚は、おおよそ０．７〜１．２ｎｍとなる。
この膜厚範囲のトンネルバリア層１７の絶縁耐圧は１．５〜２．５Ｖ程度である。
そして、製品寿命中に素子が破壊してはいけないＲＡＭ用途として記憶素子１を使用する場合には、書き込み時の電圧印加によって絶縁破壊して素子不良が生じることがないように、この絶縁耐圧以下の書き込み電圧で使用する必要がある。
【００３８】
一方、ＲＯＭ用途として記憶素子１を使用する場合には、一回の書き込みのみ可能であればよく、絶縁耐圧以上の電圧で書き込むことによってトンネルバリア層１７を破壊し、通常の低抵抗状態より小さな抵抗を持つ第３の抵抗状態を作る。
絶縁破壊を生じさせたトンネルバリア層１７は、元に戻すことができず、経時変化によってもこの状態の抵抗は変化しない。そのため、この第３の抵抗状態は永続的であり、一回のみ書き込み可能なＲＯＭの素子として使用することができる。
【００３９】
＜３．記憶素子の実験例＞
ここで、実際に、図２に示した構成の記憶素子１を作製した。
具体的には、図２に示した構成の記憶素子１において、各層の材料及び膜厚を、下記の膜構成に示すように選定した。即ち、下地膜１１を膜厚３ｎｍのＴａ膜、反強磁性層１２を膜厚２０ｎｍのＰｔＭｎ膜、磁化固定層１３を構成する強磁性層１４を膜厚２ｎｍのＣｏＦｅ膜、非磁性層１５を膜厚０．８ｎｍのＲｕ膜、強磁性層１６を膜厚４ｎｍのＣｏＦｅＢ膜とした。また、トンネルバリア層１７を膜厚０．９ｎｍの酸化マグネシウム膜、磁化自由層１８を膜厚２ｎｍのＣｏＦｅＢ膜、キャップ層１９を膜厚５ｎｍのＴａ膜とした。また、下地膜１１と反強磁性層１２との間に図示しない膜厚５０ｎｍのＣｕ膜（後述するワード線となるもの）を設けた。なお、磁化自由層１８及び強磁性層１６のＣｏＦｅＢ膜の組成はＣｏ４０Ｆｅ２０Ｂ（原子％）、反強磁性層１２のＰｔＭｎ膜の組成はＰｔ５０Ｍｎ５０（原子％）、強磁性層１４のＣｏＦｅ膜の組成はＣｏ９０Ｆｅ１０(原子％)とした。
このようにして、記憶素子１の各層を形成した。
膜構成：Ta(3nm)/Cu(50nm)/PtMn(20nm)/CoFe(2nm)/Ru(0.8nm)/CoFeB(4nm)/MgO(0.9nm)/CoFeB(2nm)/Ta(5nm)
【００４０】
酸化マグネシウム膜から成るトンネルバリア層１７以外の各層は、ＤＣマグネトロンスパッタ法を用いて成膜した。
酸化マグネシウム（ＭｇＯ）膜から成るトンネルバリア層１７は、ＲＦマグネトロンスパッタ法を用いて成膜した。
そして、記憶素子１の各層を、真空装置内で連続的に、スパッタリングにより形成した。
その後、磁場中熱処理炉で、１０ｋＯｅ・３６０℃・２時間の熱処理を行い、反強磁性層１２のＰｔＭｎ膜の規則化熱処理を行った。
【００４１】
次に、ワード線部分をフォトリソグラフィによってマスクした後に、ワード線以外の部分の積層膜に対してＡｒプラズマにより選択エッチングを行うことにより、ワード線（下部電極）を形成した。この際に、ワード線部分以外は、基板の深さ５ｎｍまでエッチングされた。
その後、電子ビーム描画装置により記憶素子１のパターンのマスクを形成し、積層膜に対して選択エッチングを行い、記憶素子１を形成した。記憶素子１部分以外は、ワード線のＣｕ層直上までエッチングした。このとき、記憶素子１のパターンを、短軸８０ｎｍ×長軸２４０ｎｍの楕円形状とした。
【００４２】
次に、記憶素子１部分以外を、Ａｌ２Ｏ３のスパッタリングによって絶縁した。
その後、フォトリソグラフィを用いて、上部電極となるビット線及び測定用のパッドを形成した。
このようにして、実施例１の記憶素子１の試料を作製した。
【００４３】
この実施例１の試料の１つの記憶素子１について、記憶素子１への印加電圧を−１Ｖ〜＋１Ｖの範囲で変化させて、記憶素子１の抵抗を測定した。
測定結果として、記憶素子１への印加電圧と記憶素子１の素子抵抗との関係を、図３に示す。
【００４４】
図３からわかるように、トンネル磁気抵抗効果素子から成る記憶素子１に流す電流の向きを変化させることにより、スピン注入磁化反転効果により磁化自由層（記憶層）１８の磁化Ｍ１の向きを変化させることができる。これにより、磁化自由層（記憶層）１８の磁化Ｍ１の向きを、磁化固定層１３の強磁性層１６の磁化Ｍ１６の向きに対して、平行もしくは反平行に変化させることができる。この磁化自由層（記憶層）１８の磁化Ｍ１の向きの変化に伴い、磁気抵抗効果により記憶素子１の抵抗が変化していることがわかる。
【００４５】
次に、実施例１の試料の数個の記憶素子１のそれぞれに対して、電圧パルスを印加し、その後に素子の抵抗を計る測定を、印加パルスの電圧をＲＡＭとしての動作電圧範囲以上まで上げながら測定した。なお、測定前に、記憶素子１の抵抗が高抵抗状態になるように設定した。
測定結果として、数個の記憶素子１の素子抵抗の変化を重ねて、図４に示す。
【００４６】
図４に示すように、印加パルスの電圧が低い領域では、初期状態の高抵抗の第１の抵抗状態Ｒ１を示している。印加電圧を上げていくと、スピン注入による磁化反転が生じて、低抵抗の第２の抵抗状態Ｒ２になる。さらに印加電圧を上げていくと、トンネルバリア層１７が絶縁破壊を生じて、第２の抵抗状態Ｒ２からさらに素子抵抗が下がり、バリアが導通した状態である第３の抵抗状態Ｒ３となる。
これら記憶素子１の３つの抵抗状態（第１の抵抗状態Ｒ１、第２の抵抗状態Ｒ２、第３の抵抗状態Ｒ３）を利用することにより、図２の記憶素子１を複数個有するメモリに、ＲＯＭとＲＡＭとを混在させることができる。
【００４７】
＜４．メモリの一実施の形態の回路構成＞
次に、本実施形態のメモリの回路構成について説明する。
本実施形態（本発明のメモリの一実施形態）の回路構成の概略構成図を、図５に示す。
図５に示すように、記憶素子２１（図２の記憶素子１に相当）にセル選択トランジスタ２２が直列接続されており、これら記憶素子２１及びセル選択トランジスタ２２により、各メモリセルが構成される。
各メモリセルが行列状に多数配置されており、行毎にメモリセルのセル選択トランジスタ２２が、横方向の配線に接続されている。
この横方向の配線の後段には、記憶素子２１の抵抗状態を識別するための、センスアンプ２８が接続されている。センスアンプ２８には、２つの電圧を切り替えて発生できる閾値発生回路２３が接続されている。
図中左下には、同じく２つの電圧を切り替えて発生できる書き込み電圧発生回路２４が設けられている。
図中左上には、入力されたアドレスデータを判別して、領域選択信号Ｓ１として、ＲＯＭ領域選択信号及びＲＡＭ領域選択信号を発生させる機能選択アドレスデコーダ２５が設けられている。
また、各行のメモリセルが接続された横方向の配線に対して、行アドレスデコーダ２６が設けられている。
各列のメモリセルでは、メモリセルのセル選択トランジスタ２２のゲート電極に接続して縦方向の配線が設けられている。そして、この縦方向の配線は、列アドレスデコーダ２７に接続されている。
【００４８】
機能選択アドレスデコーダ２５は、アドレスデータとして、あらかじめ設定したＲＯＭとして用いるアドレス範囲を入力した場合に、ＲＯＭ領域選択信号をイネーブルにする。このＲＯＭ領域選択信号は、閾値発生回路２３及び書き込み電圧発生回路２４に入力される。
同様に、機能選択アドレスデコーダ２５は、アドレスデータとして、あらかじめ設定したＲＡＭとして用いるアドレス範囲を入力した場合に、ＲＡＭ領域選択信号をイネーブルにする。このＲＡＭ領域選択信号は、閾値発生回路２３及び書き込み電圧発生回路２４に入力される。
そして、閾値発生回路２３及び書き込み電圧発生回路２４は、ＲＯＭ領域選択信号或いはＲＡＭ領域選択信号を用いて、ＲＯＭ領域もしくはＲＡＭ領域のどちらが選択されたのかを判別し、その選択された領域に応じて発生する電圧を制御する。
【００４９】
閾値発生回路２３は、閾値電圧を発生させる。この閾値電圧を利用して、センスアンプ２８において抵抗を識別することができる。
閾値電圧は、ＲＡＭ領域においては、記憶素子２１の第１の抵抗状態Ｒ１及び第２の抵抗状態Ｒ２でそれぞれ発生するセンスアンプ２８への入力電圧の間にある、第１の閾値電圧に設定される。また、ＲＯＭ領域においては、記憶素子２１の第３の抵抗状態Ｒ３及び第２の抵抗状態Ｒ２でそれぞれ発生するセンスアンプ２８への入力電圧の間にある、第２の閾値電圧に設定される。
【００５０】
ＲＡＭ領域の記憶素子２１に情報を記録する場合には、書き込み電圧発生回路２４が、書き込み電圧として、トンネルバリア層１７の破壊電圧より低い第１の書き込み電圧を発生する。
一方、ＲＯＭ領域の記憶素子２１に情報を書き込む際には、書き込み電圧発生回路２４は、トンネルバリア層１７の破壊電圧より高い第２の書き込み電圧を発生する。
また、読み出し時には、書き込み電圧発生回路２４は、書き込みが行われないように、第１の書き込み電圧より十分に低い電圧を発生する。
【００５１】
本実施の形態においては、記憶素子２１及びセル選択トランジスタ２２に接続される書き込み電圧発生回路２４及びセンスアンプ２８は、ＲＡＭ領域もＲＯＭ領域も同一回路である。そのため、回路設計時及びウエハ製造時に、記憶素子２１の部分について、ＲＡＭ領域とＲＯＭ領域とを区別する必要がない。
【００５２】
ＲＡＭ領域とＲＯＭ領域との区分別けは、動作時に、書き込み電圧発生回路２４で発生させる書き込み電圧と、閾値発生回路２３で発生させてセンスアンプ２８に入力される閾値電圧とについて、それぞれ電圧の設定を変更するだけでよい。
例えば、通常は、ＲＡＭ動作のための第１の書き込み電圧及び第１の閾値電圧を与えておく。そして、ＲＯＭ領域として使用したいアドレスをアクセスする場合に、機能選択アドレスデコーダ２５から領域選択信号Ｓ１としてＲＯＭ領域選択信号を発生させるように、アドレスデコーダ回路のみを修正する。そして、そのＲＯＭ領域選択信号を用いて、書き込み電圧発生回路２４に第２の書き込み電圧を与えると共に、センスアンプ２８に第２の閾値電圧を与えるようにすればよい。
【００５３】
上述の本実施の形態のメモリによれば、ランダムアクセスメモリ（ＲＡＭ）領域では、記憶素子１の磁化自由層１８の磁化Ｍ１の向きを反転させて、情報を記録している。また、リードオンリーメモリ（ＲＯＭ）領域では、記憶素子１のトンネルバリア層１７の絶縁耐圧よりも高い電圧を与えて、トンネルバリア層１７を絶縁破壊させて、第３の抵抗状態Ｒ３として、情報を記録している。
これにより、図２に示した記憶素子１を、ランダムアクセスメモリ（ＲＡＭ）としても使用することができ、リードオンリーメモリ（ＲＯＭ）としても使用することが可能になる。
【００５４】
このようにして、同じ構成の記憶素子１を使用して、ランダムアクセスメモリ（ＲＡＭ）とリードオンリーメモリ（ＲＯＭ）とを共に実現することが可能になる。これにより、従来は別々に製造していたＲＯＭのチップとＲＡＭのチップとを、１つのチップで置き換えることが可能になる。
そして、同じ構成の記憶素子１を使用してＲＡＭとＲＯＭとを共に実現することが可能になるので、回路部品の種類を削減することや、製造コストを削減することが、可能になる。
また、従来の独立したＲＯＭチップとＲＡＭチップの２つのチップで構成していた回路を１つのチップで構成できるため、メモリの回路構成の簡略化やメモリの小型化を図ることも可能になる。
【００５５】
＜５．変形例＞
上述の実施の形態では、記憶素子１の磁化固定層１３を、２層の強磁性層１４，１６とその間に挟まれる非磁性層１５による積層フェリ構造としていた。
本発明では、１層の強磁性層のみで磁化固定層を構成しても、また、３層以上の強磁性層を有する積層フェリ構造で磁化固定層を構成しても構わない。
【００５６】
上述の実施の形態では、記憶素子１に対して、スピン注入方式で磁化自由層１８の磁化Ｍ１の向きを反転させる場合であった。
本発明では、トンネル磁気抵抗効果素子からなる記憶素子に対して、従来のＭＲＡＭのように磁化自由層に外部磁界を印加して、磁化自由層の磁化の向きを反転させる場合も、含む。この場合、記憶素子に接続された配線（抵抗値を検知して記録された情報の内容を読み出す読み出し用配線、もしくはその他の配線）を通じて、ＲＯＭ領域の記憶素子のトンネル絶縁層を絶縁破壊させる電圧を、記憶素子に印加する。
【００５７】
また、本発明のメモリの他の実施の形態として、以下に述べるような構成を採用することも可能である。
まず、複数個の記憶素子が形成され、ＲＯＭ領域とＲＡＭ領域とを全く区別していないチップを準備する。
このチップに対して、外部から情報を入力する入力部を設ける。
そして、実際に使用するときには、入力部に入力された情報の内容に対応して、例えば、ＲＯＭ領域として使用する領域の信号を外部信号で与える。これによって、複数個の記憶素子から一部の記憶素子がＲＡＭ領域に割り当てられ、他の一部の記憶素子がＲＯＭ領域に割り当てられるように動作させる。
このようにしても、チップ内にＲＯＭ領域とＲＡＭ領域とを並立させることができる。
【００５８】
そして、この構成とした場合には、従来のＲＡＭチップ及びＲＯＭチップを有する構成と比較して、記憶素子や回路部品の種類を削減したり、製造のためのマスクの種類を削減したりすることが可能になる。これにより、材料コストや製造コストを削減することが可能となる。
【００５９】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００６０】
１，２１ 記憶素子、２ コンタクト層、３ ビット線（アドレス配線）、４ ドレイン領域、５ ソース領域、６ 配線、７ ゲート電極（アドレス配線）、１０ 半導体基体、１１ 下地層、１２ 反強磁性層、１３ 磁化固定層、１４，１６ 強磁性層、１５ 非磁性層、１７ トンネルバリア層、１８ 磁化自由層（記憶層）、１９ キャップ層、２２ セル選択トランジスタ、２３ 閾値発生回路、２４ 書き込み電圧発生回路、２５ 機能選択アドレスデコーダ、２６ 行アドレスデコーダ、２７ 列アドレスデコーダ、２８ センスアンプ
【特許請求の範囲】
【請求項１】
磁化の向きが反転可能な磁化自由層と、
絶縁体からなるトンネルバリア層と、
前記磁化自由層に対して、前記トンネルバリア層を介して配置され、磁化の向きが固定された磁化固定層とを含む、トンネル磁気抵抗効果素子から構成された記憶素子を、複数個含み、
前記記憶素子の前記磁化自由層の磁化の向きによって情報が記録される、ランダムアクセスメモリ領域と、
前記記憶素子の前記トンネルバリア層の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含む
メモリ。
【請求項２】
前記ランダムアクセルメモリ領域の前記記憶素子と、前記リードオンリーメモリ領域の前記記憶素子とが、同一のチップ内に収納されている、請求項１に記載のメモリ。
【請求項３】
前記リードオンリーメモリ領域の前記記憶素子に対して、前記トンネルバリア層の絶縁耐圧よりも高い電圧を印加して絶縁破壊を生じさせるための電圧を供給する電圧供給部をさらに含む、請求項１に記載のメモリ。
【請求項４】
前記ランダムアクセルメモリ領域の前記記憶素子に対して、スピン注入方式により前記磁化自由層の磁化の向きを反転させて、情報を記録するために、前記記憶素子に電流を供給する電流供給部をさらに含む、請求項１に記載のメモリ。
【請求項５】
さらに外部から情報を入力する入力部を含み、前記入力部に入力された情報の内容に対応して、複数個の前記記憶素子から、一部の記憶素子が前記ランダムアクセルメモリ領域に割り当てられ、他の一部の記憶素子が前記リードオンリーメモリ領域に割り当てられる、請求項１に記載のメモリ。
【請求項１】
磁化の向きが反転可能な磁化自由層と、
絶縁体からなるトンネルバリア層と、
前記磁化自由層に対して、前記トンネルバリア層を介して配置され、磁化の向きが固定された磁化固定層とを含む、トンネル磁気抵抗効果素子から構成された記憶素子を、複数個含み、
前記記憶素子の前記磁化自由層の磁化の向きによって情報が記録される、ランダムアクセスメモリ領域と、
前記記憶素子の前記トンネルバリア層の絶縁破壊の有無によって情報が記録される、リードオンリーメモリ領域とを含む
メモリ。
【請求項２】
前記ランダムアクセルメモリ領域の前記記憶素子と、前記リードオンリーメモリ領域の前記記憶素子とが、同一のチップ内に収納されている、請求項１に記載のメモリ。
【請求項３】
前記リードオンリーメモリ領域の前記記憶素子に対して、前記トンネルバリア層の絶縁耐圧よりも高い電圧を印加して絶縁破壊を生じさせるための電圧を供給する電圧供給部をさらに含む、請求項１に記載のメモリ。
【請求項４】
前記ランダムアクセルメモリ領域の前記記憶素子に対して、スピン注入方式により前記磁化自由層の磁化の向きを反転させて、情報を記録するために、前記記憶素子に電流を供給する電流供給部をさらに含む、請求項１に記載のメモリ。
【請求項５】
さらに外部から情報を入力する入力部を含み、前記入力部に入力された情報の内容に対応して、複数個の前記記憶素子から、一部の記憶素子が前記ランダムアクセルメモリ領域に割り当てられ、他の一部の記憶素子が前記リードオンリーメモリ領域に割り当てられる、請求項１に記載のメモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−８８６１（Ｐ２０１１−８８６１Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５１５１５（Ｐ２００９−１５１５１５）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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