【課題】書き込み電力消費量を削減することが可能な磁気トンネル接合部を有するＭＲＡＭセルを備えたメモリ装置の書き込み方法を提供する。
【解決手段】ビットラインＢＬの中の一つにビットライン電圧を印加するとともに、ワードラインＷＬの中の一つにワードライン電圧を印加して、選定したＭＲＡＭセル１の磁気トンネル接合部２に加熱電流を流す工程を有し、このワードライン電圧は、加熱電流の大きさが磁気トンネル接合部２を所定の高さの閾値温度に加熱するのに十分な大きさとなる、ＭＲＡＭセル１のコア動作電圧よりも高いワードラインオーバードライブ電圧を印加する。 （もっと読む）

【課題】大きい静電容量のキャパシタを含む抵抗変化メモリを提供する。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域２０と、ゲート絶縁膜２２を介して半導体領域２１の側面に対向するゲート電極２１とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子１とを含むメモリセルＭＣと、第１のキャパシタ電極としての半導体領域３０と、半導体領域３０の側面に対向するキャパシタ電極３１と、半導体領域２０とキャパシタ電極３１との間に設けられたキャパシタ絶縁膜３２とを含むキャパシタ３と、を含む。 （もっと読む）

【課題】バリア層の下面として平滑な界面を有するＴＭＲデバイスを提供する。
【解決手段】シード層１１上に、反強磁性層１２、外側ピンド層２０、ＡＦＭ 結合層１４、内側ピンド層１５、バリア層１６、フリー層１７およびキャップ層１８をこの順で備えている。外側ピンド層（ＡＰ２層）２０は、（ＣｏＦｅ）_outer 層２１（外側ＣｏＦｅ層２１）／ （ＣｏＦｅ_x ）Ｂ_y 層２２（非晶質層２２）／（ＣｏＦｅ）_inner 層２３（内側ＣｏＦｅ層２３）の積層構造を有している。デバイスのロバスト性が改善される。 （もっと読む）

【課題】消費電力化が可能な記憶素子を提供する。
【解決手段】積層方向に電流を流して、スピン偏極した電子を注入することにより、記憶層１６の磁化Ｍ１の向きが変化して、記憶層１６に対して情報の記憶が行われる記憶素子３を構成する。この記憶素子３は、情報を磁性体の磁化状態により保持する記憶層１６と、記憶層１６に対してトンネルバリア層１５を介して設けられている磁化固定層１４とを備える。そして、トンネルバリア層１５は、厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満である。 （もっと読む）

【課題】メモリセルのトランジスタの配置効率が高い不揮発性半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、各メモリセルＭＣのアクセストランジスタを２つのトランジスタＱＡ，ＱＢに分割し、トランジスタＱＡ，ＱＢのゲートをそれぞれワード線ＷＬＡ，ＷＬＢに接続し、奇数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＡに接続し、偶数番のメモリブロックＭＢのワード線ＷＬＡ，ＷＬＢを主ワード線ＭＷＬＢに接続する。したがって、メモリセルＭＣのトランジスタの配置効率を高めることができる。 （もっと読む）

【課題】セル面積の縮小及び動作特性の向上に優れたレイアウトを提案する。
【解決手段】実施形態によれば、抵抗変化型半導体メモリは、第1方向に並ぶ第1乃至第4メモリセルを備える。第1乃至第4メモリセルの各々は、第1ソース/ドレインが第1方向に延びる第1ビット線BLA1に接続され、ゲートが第2方向に延びるワード線WL1, WL2, WL3, WL4に接続されるセルトランジスタT11, T12, T13, T14と、一端がセルトランジスタT11, T12, T13, T14の第2ソース/ドレインに接続され、他端が第2方向に延びる第2ビット線BLB1, BLB2, BLB3, BLB4に接続される抵抗性記憶素子M11, M12, M13, M14とを有する。第1及び第2メモリセル内の第1ソース/ドレインは、共有化され、第3及び第4メモリセル内の第1ソース/ドレインは、共有化される。 （もっと読む）

【課題】上部の反強磁性層の加工の際に生じる堆積物の量を低減することができる記憶装置を提供する。
【解決手段】記憶層１５に対して、トンネル絶縁層１４を介して下層に設けられた第１の磁化固定層１３と、トンネル絶縁層１６を介して上層に設けられた第２の磁化固定層１７と、第１の磁化固定層１３の磁化の向きを固定する第１の反強磁性層１２とを含む。そして、第２の磁化固定層１７の磁化の向きを固定し、第１の反強磁性層１２よりも厚さが薄い第２の反強磁性層１８を含み、各層の積層方向に電流を流すことにより情報の記録が行われる記憶素子１０と、記憶素子１０の各層の積層方向に流す電流を記憶素子１０に供給する配線を含む、記憶装置を構成する。 （もっと読む）

【課題】半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１の表面領域に配置されるスイッチ素子３，４と、下面がスイッチ素子３，４に接続されるコンタクトプラグ６と、コンタクトプラグ６の上面の直上に配置される機能素子７とを備える。コンタクトプラグ６の上面の最大表面粗さは、０．２ｎｍ以下である。 （もっと読む）

【課題】磁壁移動素子の微細化を促進すること。
【解決手段】磁壁移動素子は、磁気記録層を備える。磁気記録層は、第１磁化固定領域と、第２磁化固定領域と、第１磁化固定領域と第２磁化固定領域との間に挟まれた磁化自由領域と、を含む。磁壁移動素子は更に、第１構造体、第２構造体、及び磁気トンネル接合を備える。第１構造体は、第１磁化固定領域と磁気的に結合し第１磁化固定領域の磁化方向を固定する第１磁性体を備える。第２構造体は、第２磁化固定領域と磁気的に結合し第２磁化固定領域の磁化方向を固定する第２磁性体を備える。磁気トンネル接合は、第１構造体と第２構造体とによって挟まれ、第１構造体及び第２構造体に接触し、磁化自由領域の少なくとも一部を備える。 （もっと読む）

【課題】 セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。
【解決手段】
二端子型の記憶素子Ｒと選択用のトランジスタＱを直列に接続してなるメモリセルを複数、マトリクス状に配列させたメモリセルアレイ１００と、書き換え電圧パルスを第１ビット線に印加する第１電圧印加回路１０１と、プリチャージ電圧を第１及び第２ビット線に印加する第２電圧印加回路１０２を有する半導体記憶装置であって、メモリセルの書き換え時において、予め第２電圧印加回路１０２がメモリセルの両端を同一電圧にプリチャージした後、第１電圧印加回路１０１が選択用のトランジスタに直接接続する第１ビット線を介して書き換え電圧パルスを印加するとともに、第２電圧印加回路１０２が記憶素子と直接接続する第２ビット線に当該プリチャージ電圧を印加する。 （もっと読む）

【課題】高い抵抗値の抵抗素子を実現する。
【解決手段】本実施形態の抵抗変化メモリは、第１の配線レベルＩＬＶ１に位置し、第１の方向に延びる制御線Ｌ１と、第２の配線レベルＩＬＶ２に位置し、第２の方向に延びる制御線Ｌ２と、制御線Ｌ１と制御線Ｌ２との間に設けられるセルユニットＣＵとを含むメモリセルアレイを有し、複数の配線レベルに設けられる少なくとも２つの抵抗線ＲＬ３Ａ，ＲＬ５と、抵抗線ＲＬ３Ａ，ＲＬ５間に設けられ、セルユニットＣＵの構成部材又はコンタクトプラグＺＣの構成部材と同じ構成部材を含む抵抗体９１と、を有し、抵抗素子領域１７内に設けられる抵抗素子９０を含んでいる。 （もっと読む）

【課題】コンタクト電極と配線とを安定して接続する。
【解決手段】実施形態の半導体装置は、平面形状がリング状の第１のコンタクト部４１を有する第１の配線４０と、第１の配線４０より下層に設けられる第２の配線５０と、コンタクト部４１のリング状の部分を貫通して、２つの配線４０，５０を電気的に接続するコンタクト電極６０とを含み、基板１１上に設けられる配線領域を具備する。 （もっと読む）

【課題】集積度の高い相変化メモリを実現する。
【解決手段】本発明による半導体装置は、複数のワード線と、複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有する。複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。第一乃至第二のメモリセルの各々は、並列接続される選択トランジスタと抵抗性記憶素子とを有する。第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 （もっと読む）

【課題】信頼性が高いシフトレジスタ型記憶装置及びデータ記憶方法を提供する。
【解決手段】一態様によれば、一方向に沿って連なり、その特徴方向が前記一方向に延びる回転軸についてそれぞれ回転可能な複数の回転子を備えたシフトレジスタが提供される。前記複数の回転子には一軸異方性が付与され、前記複数の回転子は、隣り合う２つの前記回転子毎に複数の対に組分けされており、同一の前記対に属する２つの前記回転子には、前記特徴方向を反平行とするような第１の力が作用し、隣り合う前記対に属する隣り合う２つの前記回転子には、前記第１の力よりも弱く、前記特徴方向を反平行とするような第２の力が作用する。 （もっと読む）

【課題】メモリセルアレイの面積を縮小する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、複数のメモリセルＭＣを備えたメモリセルアレイ１１とを含む。各メモリセルＭＣは、可変抵抗素子２１と選択トランジスタ２２とを有し、可変抵抗素子２１の第１の端子は第１のビット線に接続され、可変抵抗素子２１の第２の端子は選択トランジスタ２２のドレインに接続され、選択トランジスタ２２のソースは第２のビット線に接続され、選択トランジスタ２２のゲートはワード線に接続される。第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、第１及び第２の可変抵抗素子は１本のワード線を挟み、第２及び第３の可変抵抗素子は２本のワード線を挟み、第３及び第４の可変抵抗素子は１本のワード線を挟む。 （もっと読む）

【課題】書込まれる記憶データのレベルに依存せず磁気特性が対称な磁性体メモリセルを有する薄膜磁性体記憶装置を提供する。
【解決手段】トンネル磁気抵抗素子中の自由磁化層においては、静磁性結合に起因する固定磁化層との間の結合磁界ΔＨｐが、磁界容易軸（ＥＡ）に沿った方向に作用している。データ書込磁界Ｈ（ＷＷＬ）は、自由磁化層の磁化困難軸（ＨＡ）と完全に平行に印加されるのではではなく、磁化困難軸ＨＡとの間に所定角度αを成すように印加される。これにより、Ｈ（ＷＷＬ）の磁化容易軸（ＥＡ）方向に沿った成分によって、一様な結合磁界ΔＨｐが相殺される。 （もっと読む）

【課題】 製造コストおよびプロセス歩留りの改善が可能となる、抵抗変化素子を含む半導体記憶装置を提供すること。
【解決手段】 第１の方向に並んで設けられた第１および第２のＭＯＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴの上方に設けられ下端が前記第１および第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗変化素子と、第１の方向に並んで設けられた第３および第４のＭＯＳＦＥＴと、前記第３および第４のＭＯＳＦＥＴの上方に設けられ下端が前記第３および第４のＭＯＳＦＥＴのドレインに接続された第２の抵抗変化素子と、前記第１および第２のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第１の配線と、前記第３および第４のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第２の配線と、前記第１の抵抗変化素子の上端と前記第２の抵抗変化素子の上端とを接続する上部電極と、前記上部電極に接続され第１の方向に延びる第３の配線とを備える。 （もっと読む）

【課題】３次元クロスポイント型の不揮発性記憶装置において、従来に比してメモリセルの面積を縮小することができる不揮発性記憶装置を提供する。
【解決手段】メモリセルＭＣ制御用の制御素子に接続される下層配線２５と、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置に配置される複数のメモリセルＭＣを有するメモリセルアレイ層が、下層配線２５が形成された第２の層間絶縁膜３０上に複数積層されたメモリ層ＭＬと、ワード線ＷＬおよびビット線ＢＬと下層配線２５との間を接続するワード線およびビット線コンタクトＷＣ，ＢＣと、ワード線ＷＬおよびビット線ＢＬをワード線およびビット線コンタクトＷＣ，ＢＣと接続する引き出し配線部１５１と、を備え、引き出し配線部１５１は、ワード線ＷＬとビット線ＢＬと同じ最小寸法の配線で構成され、引き出し配線部１５１の上面および両側面でワード線およびビット線コンタクトＷＣ，ＢＣに接する。 （もっと読む）

【課題】多数の種類の材質の膜をエッチングによって加工する際に、膜の種類に応じた複数のハードマスクで加工を行いながら、工程数の増加を抑えることができる不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の素子となる所定形状の素子形成部Ｃ１〜ＷＬ１間に絶縁膜６０が形成された素子層上に、第２の素子となる素子材料層ＶＲ２〜ＢＬ１と、第２の素子の配線の一部となる配線材料層Ｃ２と、絶縁材料からなるマスク層と、を積層させ、所定形状に加工したマスク層を用いて配線材料層Ｃ２と素子材料層ＢＬ１〜ＶＲ２とをエッチングし、マスク層と配線材料層Ｃ２とをマスクとして、素子層の絶縁膜６０をエッチングし、配線材料層Ｃ２をマスクとして、素子層の素子形成部Ｃ１〜ＷＬ１をエッチングして第１の素子を形成し、パターン間に埋め込んだ絶縁層を、配線材料層Ｃ２をストッパとして除去し、絶縁層上に第２の素子の配線となる配線層を形成する。 （もっと読む）

【課題】活性領域の接触面積を増大でき、コンタクト抵抗を低減可能な半導体記憶装置を提供する。
【解決手段】フィン状の活性領域１３は、半導体基板１１内に設けられ、第１の側面、前記第１の側面に平行する第２の側面、及び前記第１、第２の側面を繋ぐ上面を有する。ワード線の一部としてのゲート電極１４は、活性領域に形成された溝１７内及び溝を跨いで形成され、活性領域と絶縁されている。シリサイド層１６は、ゲート電極の両側の活性領域に位置し、ソース、ドレイン領域としての活性領域の少なくとも第１の側面に形成されている。少なくとも記憶素子２１を接続するためのコンタクト１５は、シリサイド層に接続されている。 （もっと読む）