半導体装置
【課題】コンタクト電極と配線とを安定して接続する。
【解決手段】実施形態の半導体装置は、平面形状がリング状の第1のコンタクト部41を有する第1の配線40と、第1の配線40より下層に設けられる第2の配線50と、コンタクト部41のリング状の部分を貫通して、2つの配線40,50を電気的に接続するコンタクト電極60とを含み、基板11上に設けられる配線領域を具備する。
【解決手段】実施形態の半導体装置は、平面形状がリング状の第1のコンタクト部41を有する第1の配線40と、第1の配線40より下層に設けられる第2の配線50と、コンタクト部41のリング状の部分を貫通して、2つの配線40,50を電気的に接続するコンタクト電極60とを含み、基板11上に設けられる配線領域を具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に係り、例えば、抵抗変化メモリに関する。
【背景技術】
【0002】
半導体装置としての半導体メモリは、様々な電子機器に搭載されている。近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase Change RAM)などの抵抗変化メモリが注目を集めている。
【0003】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、3次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある(例えば、特許文献1参照)。
【0004】
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットを含んでいる。セルユニットは、メモリ素子と非オーミック素子とから形成されている。クロスポイント型メモリセルアレイにおいて、このセルユニットが、2次元に配列されているとともに、基板表面に対して垂直方向に積層される。
【0005】
このような積層構造を有する抵抗変化メモリは、ある配線レベルの配線とその配線とは異なる配線レベル(上層又は下層)の配線とを接続するためのコンタクト電極を有する(例えば、特許文献2参照)。そのクロスポイント型メモリセルアレイにおいて、コンタクト電極に接続されるコンタクト部は、配線の一部分に、設けられている。
【0006】
抵抗変化メモリのような半導体装置において、コンタクト電極と配線(コンタクト部)の接続状態が悪くなると、それらの接触抵抗の増大や配線毎の電気的特性のばらつきが生じる。ここで、コンタクト電極及びコンタクト部を設けるためのスペースを、単に縮小すると、電気的特性のばらつきが大きくなる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特表2005−522045号公報
【特許文献2】特開2009−130140号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本実施形態は、コンタクト電極と配線とを安定して接続できる技術を提案する。
【課題を解決するための手段】
【0009】
実施形態に関わる半導体装置は、基板と、平面形状がリング状の第1のコンタクト部を有する第1の配線と、前記第1の配線より下層に設けられる第2の配線と、前記コンタクト部の前記リング状の部分を貫通して、前記第1の配線と前記第2の配線とを電気的に接続するコンタクト電極とを含み、前記基板上に設けられる配線領域と、を備える。
【発明の効果】
【0010】
本実施形態によれば、コンタクト電極と配線とを安定して接続できる。
【図面の簡単な説明】
【0011】
【図1】本実施形態の半導体装置の一例の抵抗変化メモリを示す図。
【図2】クロスポイント型メモリセルアレイの構成例を示す図。
【図3A】図2のメモリセルアレイのセルユニットの構成例を示す図。
【図3B】セルユニットの一例を示す図。
【図4】メモリ素子と整流素子との接続関係を示す図。
【図5A】第1及び第2制御回路のレイアウトを示す図。
【図5B】第1及び第2制御回路のレイアウトを示す図。
【図6】第1及び第2制御回路のレイアウトを示す図。
【図7】メモリセルアレイ近傍のレイアウトを示す図。
【図8】本実施形態の半導体装置の配線及びコンタクトの基本例を示す平面図。
【図9】本実施形態の半導体装置の配線及びコンタクトの基本例を示す断面図。
【図10】本実施形態の半導体装置の配線及びコンタクトの構成を説明する図。
【図11】抵抗変化メモリの配線及びコンタクトの構造例を示す図。
【図12】抵抗変化メモリの配線及びコンタクトの構造例を示す図。
【図13】抵抗変化メモリの配線及びコンタクトの構造例を示す図。
【図14A】抵抗変化メモリの製造方法の一工程を示す図。
【図14B】抵抗変化メモリの製造方法の一工程を示す図。
【図14C】抵抗変化メモリの製造方法の一工程を示す図。
【図15A】抵抗変化メモリの製造方法の一工程を示す図。
【図15B】抵抗変化メモリの製造方法の一工程を示す図。
【図15C】抵抗変化メモリの製造方法の一工程を示す図。
【図16A】抵抗変化メモリの製造方法の一工程を示す図。
【図16B】抵抗変化メモリの製造方法の一工程を示す図。
【図17】抵抗変化メモリの製造方法の一工程を示す図。
【図18A】抵抗変化メモリの製造方法の一工程を示す図。
【図18B】抵抗変化メモリの製造方法の一工程を示す図。
【図19A】抵抗変化メモリの製造方法の一工程を示す図。
【図19B】抵抗変化メモリの製造方法の一工程を示す図。
【図20】本実施形態の半導体装置の変形例を説明するための図。
【図21A】本実施形態の半導体装置の変形例を説明するための図。
【図21B】本実施形態の半導体装置の変形例を説明するための図。
【図22A】本実施形態の半導体装置の変形例を説明するための図。
【図22B】本実施形態の半導体装置の変形例を説明するための図。
【図23】本実施形態の半導体装置の変形例を説明するための図。
【発明を実施するための形態】
【0012】
以下、図面を参照しながら、実施形態に係る半導体装置について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【0013】
本実施形態は、半導体装置として、例えば、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【0014】
[実施形態]
(1) 基本例
図1乃至図10を用いて、本実施形態に係る半導体装置について、説明する。本実施形態において、半導体装置として、抵抗変化メモリを例に挙げて説明する。
【0015】
図1は、抵抗変化メモリの主要部を示している。
【0016】
抵抗変化メモリ(例えば、チップ)1は、クロスポイント型メモリセルアレイ2を有する。
【0017】
クロスポイント型メモリセルアレイ2の第1方向の一端に、第1制御回路3が配置され、第1方向に交差する第2方向の一端に、第2制御回路4が配置される。
【0018】
第1制御回路3は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ2のロウを選択する。また、第2制御回路4は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ2のカラムを選択する。
【0019】
第1及び第2制御回路3,4は、メモリセルアレイ2内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【0020】
ここで、本実施形態の抵抗変化メモリ1において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【0021】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、1つのレベルを選択的に書き込めるようにすることによって、1つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【0022】
コントローラ5は、制御信号及びデータを抵抗変化メモリ1に供給する。制御信号は、コマンド・インターフェイス回路6に入力され、データは、データ入出力バッファ7に入力される。コントローラ5はチップ1内に配置されていてもよいし、チップ1とは別のチップ(ホスト装置)内に配置されていてもよい。
【0023】
コマンド・インターフェイス回路6は、制御信号に基づいて、コントローラ5からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路6は、そのデータをデータ入出力バッファ7からステートマシーン8に転送する。
【0024】
ステートマシーン8は、コマンドデータに基づいて、抵抗変化メモリ1の動作を管理する。例えば、ステートマシーン8は、コントローラ5からのコマンドデータに基づいて、セット/リセット動作及び読み出し動作を管理する。コントローラ5は、ステートマシーン8が管理するステータス情報を受け取り、抵抗変化メモリ1での動作結果を判断することも可能である。
【0025】
セット/リセット動作及び読み出し動作において、コントローラ5は、アドレス信号を抵抗変化メモリ1に供給する。アドレス信号は、アドレスバッファ9を経由して、第1及び第2制御回路3,4に入力される。
【0026】
電位供給回路10は、ステートマシーン8からの命令に基づき、例えば、セット/リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。電位供給回路10は、例えば、パルスジェネレータ10Aを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス/電流パルスの電圧値/電流値及びパルス幅を制御する。
【0027】
以下では、抵抗変化メモリ(チップ)を構成するクロスポイント型メモリセルアレイ2以外の回路のことを、周辺回路とよぶ。
【0028】
図2は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【0029】
クロスポイント型メモリセルアレイ2は、基板11上に配置される。基板11は、半導体基板(例えば、シリコン基板)、又は、半導体基板上の層間絶縁膜である。尚、基板11が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ2下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
【0030】
クロスポイント型メモリセルアレイ2は、例えば、複数のメモリセルアレイ(メモリセルレイヤーともよばれる)のスタック構造から構成される。
【0031】
図2は、一例として、クロスポイント型メモリセルアレイ2が、第3方向(基板11の主平面に対して垂直な方向)にスタックされた4つのメモリセルアレイM1,M2,M3,M4から構成される場合を示している。スタックされるメモリセルアレイの数は、2つ以上であればよい。尚、クロスポイント型メモリセルアレイ2は、1つのメモリセルアレイから構成されてもよい。また、スタックされた2つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、2つのメモリセルアレイが、電気的に分離されていてもよい。
【0032】
図2のように、複数のメモリセルアレイM1,M2,M3,M4がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第1及び第2制御回路3,4は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの1つを選択する。第1及び第2の制御回路3,4は、スタックされた複数のメモリセルアレイのうちの1つに対してデータの書き込み/消去/読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの2つ以上又は全てに対して同時にデータの書き込み/消去/読み出しを行うこともできる。
【0033】
メモリセルアレイM1は、第1及び第2方向にアレイ状に配置された複数のセルユニットCU1から構成される。これと同様に、メモリセルアレイM2は、アレイ状に配置された複数のセルユニットCU2から構成され、メモリセルアレイM3は、アレイ状に配置された複数のセルユニットCU3から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
【0034】
また、基板11上には、基板11側から順に、制御線L1(j−1),L1(j),L1(j+1)、制御線L2(i−1),L2(i),L2(i+1)、制御線L3(j−1),L3(j),L3(j+1)、制御線L4(i−1),L4(i),L4(i+1)、制御線L5(j−1),L5(j),L5(j+1)が、配置される。
【0035】
基板11側から奇数番目の配線、即ち、制御線L1(j−1),L1(j),L1(j+1)、制御線L3(j−1),L3(j),L3(j+1)及び制御線L5(j−1),L5(j),L5(j+1)は、第2方向に延びる。
【0036】
半導体基板11側から偶数番目の配線、即ち、制御線L2(i−1),L2(i),L2(i+1)及び制御線L4(i−1),L4(i),L4(i+1)は、第2方向に交差する第1方向に延びる。
【0037】
これらの制御線は、ワード線又はビット線として用いられる。
【0038】
最下層の第1番目のメモリセルアレイM1は、第1番目の制御線L1(j−1),L1(j),L1(j+1)と第2番目の制御線L2(i−1),L2(i),L2(i+1)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作において、制御線L1(j−1),L1(j),L1(j+1)及び制御線L2(i−1),L2(i),L2(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0039】
メモリセルアレイM2は、第2番目の制御線L2(i−1),L2(i),L2(i+1)と第3番目の制御線L3(j−1),L3(j),L3(j+1)との間に配置される。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作において、制御線L2(i−1),L2(i),L2(i+1)及び制御線L3(j−1),L3(j),L3(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0040】
メモリセルアレイM3は、第3番目の制御線L3(j−1),L3(j),L3(j+1)と第4番目の制御線L4(i−1),L4(i),L4(i+1)との間に配置される。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作において、制御線L3(j−1),L3(j),L3(j+1)及び制御線L4(i−1),L4(i),L4(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0041】
メモリセルアレイM4は、第4番目の制御線L4(i−1),L4(i),L4(i+1)と第5番目の制御線L5(j−1),L5(j),L5(j+1)との間に配置される。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作において、制御線L4(i−1),L4(i),L4(i+1)及び制御線L5(j−1),L5(j),L5(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0042】
ここで、制御線L1(j−1),L1(j),L1(j+1)と制御線L2(i−1),L2(i),L2(i+1)とが交差する箇所に、セルユニットCU1が配置される。これと同様に、制御線L2(i−1),L2(i),L2(i+1)と制御線L3(j−1),L3(j),L3(j+1)とが交差する箇所、制御線L3(j−1),L3(j),L3(j+1)と制御線L4(i−1),L4(i),L4(i+1)とが交差する箇所、制御線L4(i−1),L4(i),L4(i+1)と制御線L5(j−1),L5(j),L5(j+1)とが交差する箇所に、セルユニットCU2,CU3,CU4がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ2は、第3方向に連続して積層される複数の制御線の交差する箇所に、セルユニットが配置されている。
【0043】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第1及び第2方向に延在する制御線はスタックされる2つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての制御線が、設けられる。
【0044】
図3Aは、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。図3Bは、1つのセルユニットのより具体的な構造例を示している。
【0045】
図3Aにおいて、図2における2つのメモリセルアレイM1,M2内のセルユニットCU1,CU2が示されている。この場合、図2における2つのメモリセルアレイM3,M4内のセルユニットの構成は、図2における2つのメモリセルアレイM1、M2内のセルユニットの構成と同じになる。
【0046】
積層されたセルユニットCU1,CU2は、1つの制御線L2(i)を共有する。
【0047】
セルユニットCU1の電流経路の一端が、制御線L1(j)に接続され、セルユニットCU1の電流経路の他端が、制御線L2(i)に接続される。セルユニットCU2の電流経路の一端が制御線L2(i)に接続され、セルユニットCU2の電流経路の他端が制御線L3(j)に接続される。
【0048】
セルユニットCU1,CU2のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
【0049】
メモリ素子と非オーミック素子としての整流素子の接続関係については、様々なパターンが存在する。但し、1つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子との接続関係が同じであることが必要である。
【0050】
図4は、メモリ素子と整流素子の接続関係を示している。
1つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が2通り、整流素子の向きが2通りで、合計4通り存在する。したがって、2つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、16通り(4通り×4通り)存在する。図4のa〜pは、この16通りの接続関係を表している。本実施形態は、これら16通りの接続関係の全てに対して適用可能である。
【0051】
図3Bは、図4のaに示されるセルユニットCU1の構造例を示している。
【0052】
図3Bの本実施形態のセルユニットCU1において、メモリ素子20は、非オーミック素子30上にスタックされている。メモリ素子20と非オーミック素子30とから構成される積層体が、1つのセルユニットCUとして、2つの制御線L2(i),L3(j)に挟まれている。但し、図3Aに示されるセルユニットCUの構造は一例であって、図4に示されるセルユニットの接続関係に応じて、非オーミック素子30が、メモリ素子20上に積層されてもよい。
【0053】
メモリ素子20は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶相の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性(インピーダンス)が変化する材料からなる素子のことである。
【0054】
相変化(相転移)とは以下のものを含む。
【0055】
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化(金属-超伝導体転移など)
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
【0056】
本実施形態において、可変抵抗素子は、主として、金属酸化物(例えば、2元系又は3元系金属酸化物など)、金属化合物、カルコゲナイド材(例えば、Ge−Sb−Te、In−Sb−Teなど)、有機物、カーボン、カーボンナノチューブなどから構成される。
【0057】
尚、MRAM(Magnetoresistive RAM)に用いられる磁気抵抗効果素子も、その素子を構成する2つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、MTJ(Magnetic Tunnel Junction)素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【0058】
メモリ素子20の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
【0059】
バイポーラ動作は、メモリ素子20に印加される電圧の極性を変えることにより、メモリ素子20の抵抗値を少なくとも第1値(第1レベル)と第2値(第2レベル)との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型MRAMなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
【0060】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間(パルス幅)又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第1値と第2値との間で可逆的に変化させる。
【0061】
メモリ素子20は、第3方向(積層方向)の一端及び他端に、電極層25,26を有する。メモリ素子20の底部には、電極層25が設けられ、メモリ素子20の上部には、電極層26が設けられる。電極層25,26は、例えば、メモリ素子の電極として用いられる。電極層25,26には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これら積層膜が用いられる。
【0062】
本実施形態において、2つの電極層25,26に挟まれた部分を、抵抗変化膜21とよぶ。抵抗変化膜21は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜21は、与えられたエネルギーによって、その膜自体が抵抗値又は結晶相が変化する性質を有する材料からなる。
【0063】
これに対して、抵抗変化膜21は、与えられたエネルギーによって、抵抗変化膜21と電極層25,26との界面特性の変化が引き起こされて、抵抗値(又は結晶相)が変化する性質を有する材料からなる場合もある。この場合、メモリ素子20の抵抗値が変化する性質は、抵抗変化膜21に用いられる材料と電極層25,26に用いられる材料との組み合わせによって決まる。
【0064】
電極層25,26は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子30や制御線に起因する不純物がメモリ素子20に拡散するのを防止する、又は、メモリ素子20に起因する不純物が下層の素子や制御線に拡散するのを防止する。
【0065】
また、電極層25,26は、メモリ素子20が下方の素子30や制御線と剥離するのを防止する接着層としての機能を有していてもよい。
【0066】
非オーミック素子30は、その入出力特性(電圧−電流特性)に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
【0067】
非オーミック素子30は、第3方向(積層方向)の一端及び他端に、導電層35,36を有する。非オーミック素子30の底部には、導電層35が設けられ、非オーミック素子の上部には、導電層36が設けられている。
【0068】
導電層35,36は、例えば、非オーミック素子の電極として用いられる。導電層35,36は、シリサイド、金属、金属化合物、導電性の半導体などのいずれか1つから構成される。また、導電層35,36は、これらの材料の積層体から構成されてもよい。以下では、シリサイドが用いられた導電層35,36のことを、特に、シリサイド層35,36ともよぶ。
【0069】
図3Bにおいて、非オーミック素子として、PINダイオードが例示されている。PINダイオードとは、P型半導体層(アノード層)とN型半導体層(カソード層)との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。図3に示される構造の場合、2つの層31,33に挟まれた層32が真性半導体層であり、2つの層31,33のうち、一方の層33がP型半導体層であり、残りの他方の層31がN型半導体層である。なお、真性半導体層は、N型、又は、P型の不純物を全く含んでいない場合だけでなく、N型及びP型半導体層の不純物濃度よりも低い不純物濃度を有している場合も含む。
【0070】
非オーミック素子は、図3Bに示されるPINダイオードに限定されず、PNダイオード、MISダイオード、SIS構造及びMIM構造などが、セルユニットに要求される動作に応じて、適宜用いられてもよい。
【0071】
PNダイオードとは、P型半導体層(アノード層)とN型半導体層(カソード層)とがPN接合を形成するダイオードのことである。MIS(Metal-Insulator-Semiconductor)ダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。MIM(Metal-Insulator-Metal)構造やSIS(Semiconductor-Insulator-Semiconductor)構造は、金属層又は半導体層からなる2つの層に絶縁層が挟まれた構造の素子である。
【0072】
ユニポーラ動作によって駆動する抵抗変化メモリでは、主に、ダイオードのような整流素子が非オーミック素子30として用いられる。バイポーラ動作によって駆動する抵抗変化メモリでは、主に、MIM構造やSIS構造が非オーミック素子30として用いられる。
【0073】
本実施形態において、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、本実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
【0074】
図5A及び図5Bは、第1及び第2制御回路のレイアウトの第1例を示している。
【0075】
図5AのメモリセルアレイMsは、図2で示したメモリセルアレイM1,M2,M3,M4のいずれか1層に相当する。図5Aに示すように、メモリセルアレイMsは、アレイ状に配置される複数のセルユニットCUsから構成される。セルユニットCUsの一端は、制御線Ls(j−1),Ls(j),Ls(j+1)に接続され、セルユニットCUsの他端は、制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続される。
【0076】
図5Bに示すように、メモリセルアレイMs+1は、アレイ状に配置される複数のセルユニットCUs+1から構成される。セルユニットCUs+1の一端は、制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続され、その他端は、制御線Ls+2(j−1),Ls+2(j),Ls+2(j+1)に接続される。
【0077】
但し、図5A及び図5Bにおいて、sは、1,3,5,7,…とする。
【0078】
制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の一端に、スイッチ素子SW1を介して、第1制御回路3が接続される。スイッチ素子SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型電界効果トランジスタ(FET : Field effect Transistor)から構成される。
【0079】
制御線Ls(j−1),Ls(j),Ls(j+1)の第2方向の一端に、スイッチ素子SW2を介して、第2制御回路4が接続される。スイッチ素子SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0080】
制御線Ls+2(j−1),Ls+2(j),Ls+2(j+1)の第2方向の一端に、スイッチ素子SW2’を介して、第2制御回路4が接続される。スイッチ素子SW2’は、例えば、制御信号φs+2(j−1),φs+2(j),φs+2(j+1)により制御される。スイッチ素子SW2’は、例えば、Nチャネル型FETから構成される。
【0081】
図6は、第1及び第2制御回路のレイアウトの第2例を示している。尚、図6において、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の内部構成は、図5A又は図5Bに示されるメモリセルアレイと実質的に同じであるため、図6において、メモリセルアレイの内部構成の図示は省略する。
【0082】
第2例のレイアウトが第1例のレイアウトと異なる点は、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第1方向の両端に、それぞれ第1制御回路3が配置され、かつ、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第2方向の両端に、それぞれ第2制御回路4が配置されることにある。但し、図6のsは、1,5,9,13,…とする。
【0083】
制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の両端に、スイッチ素子SW1を介して、第1制御回路3がそれぞれ接続される。スイッチ素子SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1),φs+3(i−1),φs+3(i),φs+3(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型FETから構成される。
【0084】
制御線Ls(j−1),Ls(j),Ls(j+1)の第2方向の両端に、スイッチ素子SW2を介して、第2制御回路4がそれぞれ接続される。スイッチ素子SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1),φs+2(j−1),φs+2(j),φs+2(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0085】
ユニポーラ動作を用いた抵抗変化メモリにおいて、セット/リセット動作の対象となる選択セルユニットには、非オーミック素子(例えば、PINダイオード)に順バイアスが印加されるように、選択セルユニットが接続された2つの制御線の電位レベルが制御される。一方、選択セルユニットを除く残りのセルユニット(非選択セルユニット)には、非オーミック素子に逆バイアスが印加されるように、又は、非オーミック素子の端子間の電位レベルが同電位になるように、非選択セルユニットが接続された2つの制御線の電位レベルが制御される。
【0086】
セット動作時において、選択セルユニット内のメモリ素子に、例えば、3V〜6Vの電圧が10ns〜100ns程度の期間(パルス幅)、印加される。そのメモリ素子(高抵抗状態)に流すセット電流の電流値は、例えば、10nA程度で、その電流密度は、1×105〜1×107A/cm2の範囲内の値にされる。これによって、選択セルユニット内のメモリ素子の抵抗状態は、高抵抗状態から低抵抗状態に変化する。
【0087】
リセット動作時において、選択セルユニット内のメモリ素子には、0.5V〜3Vの電圧が200ns〜1μs程度の期間(パルス幅)、印加される。そのメモリ素子(低抵抗状態)に流すリセット電流の電流値は、1μA〜100μA程度であり、電流密度としては、1×103〜1×106A/cm2の範囲内の値にされる。これによって、選択セルユニット内のメモリ素子の抵抗状態は、低抵抗状態から高抵抗状態に変化する。
【0088】
尚、セット電流の電流値とリセット電流の電流値とは互いに異なる。また、メモリ素子のセット/リセット動作が、電流/電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニット内のメモリ素子の抵抗値を変化させるための電圧値/期間(パルス幅)は、メモリ素子を構成する材料に依存する。
【0089】
抵抗変化メモリの読み出し動作は、セット/リセット動作時と同様に、選択セルユニット内の非オーミック素子に、順バイアスが印加されるように、選択された制御線の電位レベルが制御される。読み出し電流I-readの電流値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流I-setの電流値及びリセット電流I-resetの電流値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定される。
【0090】
図5A乃至図6に示される抵抗変化メモリにおいて、クロスポイント型メモリセルアレイ2の制御線と、チップ1内の周辺回路3,4とを接続するために、配線を引き回すスペースがチップ1内に設けられる。この配線を引き回すスペースのことを、本実施形態においては、配線領域とよぶ。
【0091】
例えば、図7に示されるように、配線領域15は、クロスポイント型メモリセルアレイ2が設けられる領域(以下、メモリセルセルアレイ領域とよぶ)12に隣接して、基板(例えば、層間絶縁膜)11上に設けられる。そして、メモリセルアレイ領域12及び配線領域15の下方の半導体基板(アクティブ領域)表面に、制御回路3,4や他の回路6,7,8,9,10が、周辺回路として、設けられる。
【0092】
尚、図7において、メモリセルセルアレイ領域12を取り囲むように、配線領域15が設けられているが、これに限定されず、配線領域15内の配線のレイアウトに応じて、メモリセルアレイ領域12の第1方向(又は、第2方向)の一端のみに隣接して、配線領域15が設けられてもよいし、メモリセルアレイ領域12の第1方向(又は、第2方向)の一端及び他端に隣接して、配線領域15が設けられてもよい。
【0093】
クロスポイント型メモリセルアレイが含む複数の制御線は、メモリセルアレイ領域12内から配線領域15内に引き出される。図7において、図示の簡単化のため、複数の制御線のうち、第2方向に延在する制御線L1(j)と第1方向に延在する制御線L2(i)とが図示されている。
【0094】
配線領域15内において、制御線L1(j),L2(i)の線幅の変換、制御線(配線)間の配線ピッチの変換、あるいは、異なる配線レベルの配線間の接続などが、実行される。
【0095】
配線領域15内の配線40は、例えば、メモリセルアレイ領域12から連続して延在している。但し、配線領域15内の配線40は、配線領域15内に個別に設けられ、メモリセルアレイ領域12から配線領域15内に引き出された制御線L1(i),L2(j)と、配線領域15内で接続される配線も存在する。
【0096】
配線領域15内には、コンタクト電極(図示せず)が設けられる。コンタクト電極は、異なる配線レベルの2以上の配線40を電気的に接続する。コンタクト電極は、配線40の一部分に設けられたコンタクト部41と接触する。本実施形態において、配線レベルとは、基板表面を基準とした配線の高さ(第3方向における位置)を意味する。
【0097】
本実施形態の半導体装置(ここでは、抵抗変化メモリ)は、制御線L1(j),L2(i)及び配線40が、リング状のコンタクト部41を有することを特徴とする。以下では、配線領域15内において、配線40(制御線L1(j),L2(i))がリング状のコンタクト部41を有する場合について述べる。但し、本実施形態は、リング状のコンタクト部41が、メモリセルアレイ領域12内で、制御線L1(j)、L2(i)及び配線40に設けられた場合を含むのは、もちろんである。
【0098】
図8乃至図10を用いて、リング状のコンタクト部41を有する配線について、説明する。図8は、配線40のコンタクト部41が形成された部分を抽出した平面図である。図9は、図8のIX−IX線に沿う断面図である。図10は、リング状のコンタクト部41が設けられた配線とコンタクト電極との接続関係を説明するための模式図である。
【0099】
図8乃至図10に示すように、2つの配線40,50が配線領域15内に設けられる。
【0100】
基板11上に層間絶縁膜17を介して、配線40、配線50、層間絶縁膜81、層間絶縁膜82及び層間絶縁膜83が設けられている。配線40は、層間絶縁膜82内に設けられ、配線50は、配線40より下層の層間絶縁膜81内に設けられる。層間絶縁膜82上には、層間絶縁膜83が設けられている。
配線40及び配線50は、層間絶縁膜81,82,83の積層方向(第3方向)において、上下に重なるように、それぞれ異なる配線レベルに設けられている。
【0101】
図8乃至図10において、配線40は第1方向に延在し、配線50は第1方向に交差する第2方向に延在しているが、2つの配線40,50が上下(第3方向)に重なるレイアウトで設けられていれば、2つの配線40,50が他の方向にそれぞれ延在していてもよいし、2つの配線40,50が同じ方向に延在していてもよい。
【0102】
コンタクト部41は、配線40の一部分に設けられる。コンタクト部41が設けられる配線40の部分(箇所)は、配線の延在方向における配線40の端部である場合もあるし、配線の端部以外の部分の場合もある。
【0103】
コンタクト部41は、基板11表面に対して平行方向(水平方向)において、配線40の延在方向(図8中では、第1方向)に対して交差する方向(図8中では、第2方向)に突出している。尚、配線40のコンタクト部41は、配線40の延在方向に対して交差する方向に突出する部分だけでなく、配線40の延在方向に延在する部分も含んでいる。
【0104】
コンタクト部41は、配線40より下層の配線レベルの配線50の上方に形成される。コンタクト部41は、下層の配線50と上下に重なる位置に配置されている。
【0105】
本実施形態のコンタクト部41は、基板11表面に対して垂直方向(第3方向)から見て、リング状の平面形状を有する。本実施形態において、リング状とは、角型環状又は円環状の形状であり、コンタクト部の外周部を除く部分は、貫通孔になっている。
【0106】
平面形状がリング状のコンタクト部41には、開口部(貫通孔)49が設けられている。開口部49は、配線50の上方に位置している。本実施形態において、コンタクト部41の開口部49を除いた部分を、リング部48とよぶ。
【0107】
図8において、コンタクト部41のリング部48及び開口部49は、四角状の平面形状を有しているが、この平面形状に限定されない。
【0108】
コンタクト電極60は、2つの層間絶縁膜82,81にまたがって、層間絶縁膜82,81内に形成されたコンタクトホール内に、埋め込まれている。コンタクト電極60は配線レベルの異なる2つの配線40,50に接触する。
【0109】
コンタクト電極60は、配線40のコンタクト部41内に設けられたリング部48に接触する。そして、コンタクト電極60は、配線40のコンタクト部41内に設けられた開口部49を経由(貫通)して、配線40より下層の配線50の上面に接触する。
【0110】
基板表面に対して水平方向において、コンタクト電極60は、コンタクト部41上面に接触する部分61の寸法が、その部分61より下方の部分62の寸法より大きくなっている。つまり、コンタクト電極60の断面形状は、下向きに凸の形状になっている。
【0111】
以下では、コンタクト電極60において、コンタクト部41の上面より上の部分61のことを上部電極部61とよび、上部61より下側の部分62のことを下部電極部62とよぶ。
【0112】
基板表面に対して水平方向における下部電極部62の寸法は、コンタクト部41の開口部49の寸法以下になっている。
【0113】
尚、コンタクト電極60は、2つの電極部61,62を含んでいるが、1つの連続した導電体から構成されている。また、図8において、コンタクト電極60の平面形状は、四角形状になっているが、円形状や楕円形状など曲線を含む平面形状であってもよい。
【0114】
図10を用いて、各配線40,50とコンタクト電極60との接触面積について、説明する。図10において、配線40,50及びコンタクト電極60を覆う層間絶縁膜の図示は、省略する。ここでは、配線50を下層(第1の配線レベル)の配線50とよび、配線40を上層(第2の配線レベル)の配線40とよぶ。
【0115】
また、説明の簡単化のため、コンタクト部41内に設けられた開口部49の平面形状を、四角形状とする。これと同様に、コンタクト電極60の上面及ぶ底面の形状を、四角形状とする。但し、上述のように、コンタクト部41、開口部49及びコンタクト電極60の平面形状は、四角形状に限定されず、円形状や楕円形状など曲線を含む形状や、四角形の角が欠けた又は角が丸くなった形状でも、本実施形態に適用可能である。
【0116】
図10において、図8及び図9で説明したように、上層の配線40はリング状のコンタクト部41を有している。コンタクト電極60は、コンタクト部41によって上層の配線40に接触するとともに、リング状の開口部49を貫通して、下層の配線50に接触する。これによって、コンタクト電極60は、上層の配線40と下層の配線50とに電気的に接続される。
【0117】
図10において、コンタクト部41のリング部48の線幅は、“RW”で示される。リング部48の線幅RWは、配線40の線幅LW以上になっている。
【0118】
図10において、コンタクト部41内に設けられた開口部49の第1方向に沿う辺の寸法は“X1”で示され、開口部49の第2方向に沿う辺の寸法は“Y1”で示される。開口部49の第3方向に沿う寸法は“Z1”で示される。寸法Z1は、配線40及びコンタクト部41の膜厚と実質的に同じである。
【0119】
図10に示されるように、コンタクト電極60の上部電極部61の上面の第1方向に沿う寸法は、“Xce”で示され、上部電極部61上面の第2方向に沿う寸法は、“Yce”で示される。コンタクト電極60の上端からコンタクト部48までの第3方向に沿う寸法は、“Zce”で示される。上部電極部61の寸法Xce,Yceは、上部電極部61が埋め込まれる層間絶縁膜(図示せず)のコンタクトホール上面の大きさに依存する。また、コンタクト電極60の上部電極部61の寸法Zceは、上部電極部61が埋め込まれる層間絶縁膜の膜厚に依存する。
【0120】
コンタクト部41(リング部48)とコンタクト電極60との接触面積(図10中の斜線で示す領域Ace1,Ace2)S1は、コンタクト電極60の上部電極部61底面とコンタクト部41上面との接触面積Ace1及びコンタクト電極60の下部電極部62と開口部49(リング部48)の側面との接触面積Ace2の和となる。
【0121】
コンタクト電極60の上部電極部61底面とコンタクト部41上面との接触面積は、コンタクト電極60の底面の面積(Xa×Ya)から開口部49の上面の面積(X1×Y1)を引いた値に相当する。
コンタクト電極60の下部電極部62と開口部49(リング部48)の側面との接触面積は、開口部49の側面の面積(Z1×(2×X1+2×Y1))に相当する。
それゆえ、コンタクト部41とコンタクト電極60との接触面積S1は、次の(式1)によって求められる。
S1=(Xce×Yce−X1×Y1)+Z1×(2×X1+2×Y1)・・・(式1)
コンタクト電極60の下部電極部62は、開口部49を貫通して、配線40より下層の配線50に接触する。下部電極部62の上面の寸法は、例えば、開口部49の寸法X1,Y1と実質的に同じである。
【0122】
図10において、下部電極部62の底面の第1方向に沿う寸法は“X2”で示され、下部電極部62の第2方向に沿う寸法は“Y2”で示される。この場合、コンタクト電極60の下部電極部62と下層の配線50との接触面積S2は、次の(式2)で示される。
S2=X2×Y2 ・・・(式2)
尚、上部電極部61の第3方向の寸法Zceが大きくなると、コンタクト電極60の上部電極部61底面の寸法Xa,Yaは、上部電極部61の上面Xce,Xceより小さくなる傾向がある。また、開口部49を介して、コンタクトホールが形成されるため、開口部49の寸法X1,Y1は、下部電極部62の底面の寸法X2,Y2とほぼ等しくなる。但し、上部電極部61の底面の寸法Xa,Yaと上部電極部61の上面の寸法Xce,Yceとの関係と同様に、下部電極部62の第3方向の寸法(高さ)H2の大きさに応じて、コンタクト電極60の下部電極部62の底面の寸法X2,Y2は、下部電極部62の上面の寸法X1,Y1よりも小さくなる傾向がある。
【0123】
これらの傾向は、第1方向(又は第2方向)の寸法と第3方向の寸法との比(アスペクト比)に依存するので、コンタクト部41の開口部49の寸法、コンタクト電極60を埋め込むコンタクトホールの開口寸法、層間絶縁膜の膜厚を考慮することで、各配線40,50とコンタクト電極60との接触面積S1,S2の大きさは、制御可能である。
【0124】
尚、開口部の第3方向の寸法Z1、つまり、配線40及びコンタクト部41の膜厚Z1が、コンタクト電極60の上部電極部61の寸法Xce(Xa),Yce(Ya)より十分小さい場合、コンタクト部41と上部電極部61との接触面積S1の実効的な値は、コンタクト部41(リング部48)の上面と上部電極部61の底面との接触面積Ace1になる。
【0125】
上述のように、本実施形態の半導体装置、例えば、抵抗変化メモリにおいて、コンタクト電極60は、上層の配線40に設けられたリング状のコンタクト部41の開口部49を経由して、下層の配線50に達する。つまり、コンタクト部41の開口部49の大きさ及び下層の配線50に対する開口部49の位置を決定することで、コンタクト電極60の下部電極部62と下層の配線50との合わせ位置(アライメント)を決定できる。
【0126】
それゆえ、本実施形態において、コンタクト電極60と下層の配線50とのアライメントのずれは、コンタクトホールの形成時のマスクと配線とのアライメントのずれの影響は小さくなり、上下に重なる位置に設けられた配線40,50間のアライメントのずれの影響のみになる。
【0127】
このため、本実施形態で述べた抵抗変化メモリのように、1つのコンタクト電極60が複数の配線40,50にまたがって設けられる半導体装置において、コンタクト電極60が埋め込まれるコンタクトホールを形成するためのリソグラフィ工程やエッチング工程に起因する各配線40,50とコンタクト電極60とのアライメントの制約は緩和される。
【0128】
したがって、本実施形態の半導体装置(例えば、抵抗変化メモリ)は、配線に設けられるコンタクト部41の平面形状をリング状にすることによって、コンタクト電極60及びそれを埋め込むコンタクトホールの寸法、配線40及びコンタクト部41の寸法を大きくせずとも、配線レベルの異なる複数の配線に接続されるコンタクト電極60のアライメントのずれに対するマージンを確保できる。この結果として、本実施形態の半導体装置は、コンタクト電極やコンタクト部の寸法を大きくせずともよいので、配線領域の占有面積が増大するのを防止できる。
【0129】
また、本実施形態において、上層の配線40とコンタクト電極60の上部電極部61との接触面積S1は、(式1)に示されるように、開口部49の寸法X1,Y1をパラメータに含んでいる。
コンタクト電極60は開口部49を貫通して配線50に達するため、コンタクト電極60の下部電極部62の底面の寸法X2,Y2は、開口部49の寸法X1,Y1に依存する。
【0130】
上層の配線40とコンタクト電極60(上部電極部61)との接触面積S1は、コンタクト電極60が埋め込まれるコンタクトホールの大きさ、及び、コンタクト部41のリング部48の寸法によって、調整できる。但し、配線領域15の占有面積を大きくしないために、コンタクトホールの大きさ(開口寸法)は小さいほうが好ましい。
コンタクト部41を所定の面積にする場合において、開口部49の面積(寸法X1,Y1)及びリング部48の線幅RWの大きさは、調整できる。
例えば、リング状のコンタクト部41において、リング部48の線幅RWが大きくなると、コンタクト電極60と配線40に設けられたコンタクト部41とのアライメントのずれに対するマージンを大きくできる。
また、リング部48の線幅RWが大きくなると、上部電極部61の寸法Xce,Yceを大きくすることができ、コンタクト電極60の上部電極部61とコンタクト部41との接触面積を大きくできる。
【0131】
それゆえ、本実施形態の半導体装置において、コンタクト部41のリング部48の線幅を調整することで、コンタクト電極60の寸法、及びコンタクト部41とコンタクト電極60とのアライメントのずれに対するマージンを大きくできる。また、上層の配線40とコンタクト電極60との接触抵抗の増大を抑制できる。
【0132】
一方、コンタクト電極60は開口部(リング部48内側の空隙)49を経由して下層の配線50に接触するため、開口部49の面積が大きくなると、下層の配線50に対するコンタクト電極60の接触抵抗を小さくできる。
【0133】
それゆえ、本実施形態の半導体装置において、コンタクト部41の開口部49の面積を調整することで、配線とコンタクト電極との間の接触抵抗を小さくできる。
【0134】
尚、コンタクト部41の面積を一定とした場合、開口部49の面積(寸法X1,Y1)が大きくなると、リング部48上面と上部電極部61底面との接触面積は小さくなる。しかし、開口部49内におけるリング部48側面と下部電極部62側面との接触面積Ace2は、大きくなるため、コンタクト部(配線)の膜厚を厚くしておけば、開口部49が大きくなっても、上層の配線40のコンタクト部41とコンタクト電極60との接触面積の低下の影響は、小さくなる。
【0135】
下層の配線50とコンタクト電極60(下部電極部62)との接触面積S2は、開口部49の寸法によって、調整(制御)できる。
【0136】
つまり、リング部の線幅RW及び開口部49の寸法X1,Y1を調整することによって、接触面積S1と接触面積S2との大きさを同じにできる。
【0137】
この結果として、本実施形態の半導体装置において、上層の配線40とコンタクト電極60との間に生じる接触抵抗の大きさを、下層の配線50とコンタクト電極60との間に生じる接触抵抗の大きさと同じにでき、複数の配線に生じる接触抵抗のばらつきを低減できる。
【0138】
以上のように、本実施形態に係る半導体装置によれば、コンタクト電極と配線とを案対して接続できる。
【0139】
(2) 具体例
図11乃至図19を用いて、本実施形態の具体例について、ReRAM(Resistive RAM)やPCRAM(Phase Change RAM)などの抵抗変化メモリを例に挙げて、説明する。
【0140】
尚、図1乃至図10を用いて説明した構成要素と実質的に同じ構成要素、同じ効果に関しては、ここでの詳細な説明は省略する。
【0141】
(a) 構造
図11乃至図13を用いて、本実施形態の具体例の抵抗変化メモリの構造について、説明する。尚、図11及び図13において、図の手前方向及び奥行き方向の部材については、破線で示している。
【0142】
図11は、本具体例で述べるメモリセルアレイ領域12及び配線領域15の断面構造を模式的に示す図である。図11において、メモリセルアレイ領域12は、第1方向に沿う断面構造が示されている。
【0143】
図11において、配線領域15が、メモリセルアレイ領域12の第1方向の一端に配置された例が示されているが、配線領域15は、配線のレイアウトに応じて、メモリセルアレイ領域12の第1方向の他端あるいは、メモリセルアレイ領域12の第2方向の一端及び他端に配置されているのはもちろんである。
【0144】
図11に示されるように、メモリセルアレイ領域12内には、クロスポイント型メモリセルアレイ2が設けられる。そのため、メモリセルアレイ領域12は、積層されたセルユニットCU1,CU2,CU3,CU4,CU5によって、構成される。セルユニットCU1,CU2,CU3,CU4,CU5は、制御線L1,L2,L3,L4,L5,L6をそれぞれ挟んで、基板11上に積層されている。セルユニットCU1,CU2,CU3,CU4,CU5及び制御線L1,L2,L3,L4,L5,L6は、層間絶縁膜80によって覆われている。
【0145】
配線領域15内には、配線40A,40B,40C,50及びコンタクト電極60A,60B,60Cが設けられている。
【0146】
配線領域15内の層間絶縁膜17上には、3つの配線50,51,52が設けられている。配線50,51,52は、第1方向と交差する方向(例えば、第2方向)に延在している。
【0147】
配線領域15内において、配線50,51,52より上層に、配線40A,40B,40Cが設けられている。配線40A,40B,40Cは、配線50,51,52と交差する方向に延在している。
【0148】
図11に示されるように、配線40Aは、制御線L2と同じ配線レベルに形成され、制御線L2に電気的に接続されている。配線40Bは、制御線L4と同じ配線レベルに設けられ、配線40Bは、配線40Aより上層に位置している。配線40Bは、制御線L4に電気的に接続されている。配線40Cは、制御線L6と同じ配線レベルに形成され、配線40Bより上層に位置している。配線40Cは、制御線L6に電気的に接続されている。
【0149】
尚、図11では、制御線L2,L4,L6のそれぞれと同じ配線レベルの配線40A,40B,40Cが図示されているが、制御線L1,L3,L5と同じ配線レベルの配線が、配線領域15内に設けられているのはもちろんである。
【0150】
配線40A,40B,40Cは、リング状のコンタクト部41A,41B,41Cをそれぞれ有している。
【0151】
コンタクト電極60A,60B,60Cは、リング状のコンタクト部41A,41B,41Cの開口部を経由して、異なる配線レベルに設けられた複数の配線を接続する。
【0152】
配線40Aは、リング状のコンタクト部41Aを貫通するコンタクト電極60Aによって、配線50に接続される。配線40Bは、リング状のコンタクト部41Bを貫通するコンタクト電極60Bによって、配線51に接続される。
【0153】
例えば、配線40Cは、リング状のコンタクト部41Cを貫通するコンタクト電極60Aによって、制御線L5と同じ配線レベルの中間層70に接続される。制御線L5は、制御線L4と制御線L6との間の配線レベルに位置している。また、制御線L5と中間層70は同じ材料から構成されている。
【0154】
中間層70は、リング状のコンタクト部を有さず、コンタクト電極60Cは、中間層70を貫通しない。中間層70は、コンタクト電極69によって、配線52に接続されている。その結果として、コンタクト部41C内の開口部を経由するコンタクト電極60C、中間層70及び通常のコンタクト電極69が適宜組み合わされて、上層の配線40Cと下層の配線52とが電気的に接続されている。
【0155】
図12は、図11の領域XIIを第3方向(上側)から見た平面図を示している。図13は、図12のA−A’線及びB−B’線に沿う断面を示している。図13において、違いの明確化のため、層間絶縁膜を図示せずに、A−A’線及びB−B’線に沿う断面を、互いに隣り合わせて、図示している。
【0156】
図12及び図13に示されるように、配線50及び配線51は、第3方向から見て第1方向に並んで配置され、配線50及び配線51は、同じ配線レベル(基板11上)に設けられている。
【0157】
配線40A及び配線40Bは、平面内において、そのコンタクト部41A,41Bが設けられている部分で、第3方向から見て第2方向に並んで配置されている。配線40Aと配線40Bとは、それぞれ異なる配線レベルに設けられている。尚、配線40A及び配線40Bは、所定の配線レイアウトになるように、配線領域15内で引き回される。
【0158】
配線40Aのコンタクト部41Aは、配線40Bのコンタクト部41Bと上下に重ならない位置に設けられている。リング状のコンタクト部41Aは配線50上方に位置し、リング状のコンタクト部41Bは配線51上方に位置している。
【0159】
配線40Aに設けられたリング状のコンタクト部41Aは、基板11の表面に対して水平方向において配線40B側に突出している。配線40Bに設けられたリング状のコンタクト部41Bは、基板表面に対して水平方向において配線40A側に突出している。コンタクト部41A,41Bが突出する向きは、互いに反対向きになっている。このように、平面内において、第3方向から見て基板11表面に対して水平方向に隣接している配線において、コンタクト部41A,41Bの突出する向きが互い違いになるように、コンタクト部41A,41Bが配置されることによって、配線領域15の面積が増大するのを抑制される。
【0160】
尚、図11乃至図13に示される例では、異なる配線レベルのコンタクト部41A,41Bにおいて、それらのコンタクト部41A,41Bが互い違いに突出するように配置された例が示されているが、同じ配線レベルの2つのコンタクト部が、互い違いに突出する場合においても、同様の効果が得られるのはもちろんである。
【0161】
図11乃至図13に示される抵抗変化メモリは、図8乃至図10を用いて説明したように、平面形状がリング状のコンタクト部41A,41Bを有する配線40A,40Bを備え、そのコンタクト部41A,41Bのリング部48A,48Bの線幅及び開口部49A,49Bの寸法を制御することによって、上層の配線40A,40Bと下層の配線50,51とに対するコンタクト電極60A,60Bのアライメントのずれに対するマージンを確保できる。
【0162】
したがって、本実施形態の具体例の抵抗変化メモリは、配線領域15内のコンタクト部41A,41Bやコンタクト電極60A,60B、配線40A,40B,50,51の寸法を大きくせずに、アライメントのずれに対するマージンを確保でき、チップ(基板11)表面に対する配線領域15の占有面積の増大が抑制される。
【0163】
コンタクト部41A,41Bのリング部48A,48Bの線幅を、アライメントのずれを考慮した寸法にすることによって、コンタクト電極60A,60Bと上層の配線40A,40Bの接触面積をある所定の範囲内に確保できる。また、コンタクト部41A,41Bの開口部49A,49Bの寸法を制御することによって、コンタクト電極60A,60Bと下層の配線50,51との接触面積を調整できる。
【0164】
これによって、本実施形態の具体例の抵抗変化メモリは、各配線40A,40B,50,51とコンタクト電極60A,60Bとの接触抵抗を低減できる。また、後述するように、各配線40A,40B,50,51とコンタクト電極60A,60Bとの接触抵抗のばらつきを低減できる結果として、配線40A,40B,50,51の電気的特性のばらつきが抑制される。そのため、コンタクト電極60A,60Bと各配線40A,40B,50,51とを、電気的に安定して接続できる。
【0165】
尚、異なる配線レベルの配線40A,40Bに接続される2つのコンタクト電極60A,61が、同時の工程で形成される場合に、上述の効果がより顕著に得られる。
【0166】
以上のように、本実施形態の具体例に係る抵抗変化メモリによれば、配線のアライメントのずれの発生及び電気的特性のばらつきを抑制できる。
【0167】
(b) 製造方法
図14A乃至図19を用いて、本実施形態の半導体装置の製造方法の一例として、本実施形態の具体例としての抵抗変化メモリの製造方法を例に挙げて、説明する。
【0168】
図14Aは、本実施形態の具体例に係る抵抗変化メモリの製造方法の一工程におけるメモリセルアレイ領域12の平面構造を示し、図14Bは、配線領域15の平面構造を示している。図14Cは、図14AのD−D’線に沿う断面構造、及び、図14BのE−E’線に沿う断面構造をそれぞれ示している。尚、図14AのD−D’線に沿う断面は、図2に示されるメモリセルアレイ領域12の第1方向に沿う断面に対応している。
【0169】
図14A乃至図14Cに示されるように、導電層が、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法が用いられて、基板(例えば、層間絶縁膜17)11上に、堆積される。導電層は、メモリセルアレイ領域12内の最下層の制御線及び配線領域12内の最下層の配線になる。
【0170】
その導電層上に、セルユニットの整流素子(非オーミック素子)及びメモリ素子を形成するための複数の層が、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法を用いて、順次堆積される。セルユニットを構成するための複数の層の積層順序は、図4に示される整流素子及びメモリ素子の構成に応じて、異なる。
【0171】
セルユニットが図3Bに示される構成を有する場合、非オーミック素子は、例えば、PINダイオードである。この場合、3つの半導体層が、配線層上に形成された非オーミック素子の下部電極層上に、積層される。最上層の半導体層(例えば、P型半導体層)上に、PINダイオードの上部電極層として、例えば、シリサイド層が形成される。
【0172】
シリサイド層上に、メモリ素子の下部電極層、抵抗変化膜及び上部電極層が順次積層される。
【0173】
また、メモリセルアレイ領域12に対する各層が堆積されるのと同時に、配線領域15内の基板上11に、複数の層が堆積される。
【0174】
基板11上の導電層及び複数の層は、フォトリソグラフィ技術や側壁加工技術、RIE(Reactive Ion Etching)法を用いて、加工され、第2方向に延在する制御線L1及び積層体100Aが形成される。積層体100Aは、制御線L1上に形成されている。複数の制御線L1及び複数の積層体100Aは、第2方向に交差する第1方向に並んで配置されている。
【0175】
メモリセルアレイ領域12に対する加工と同時に、配線領域15に対する加工が実行される。例えば、配線領域15内において、積層体100Aと同じ構成の複数の層は除去され、制御線L1と同じ配線レベルに、所定の配線レイアウト及び形状の複数の配線50が、形成される。
【0176】
この後、層間絶縁膜81が、例えば、CVD法や塗布法によって、メモリセルアレイ2及び配線領域15内の基板11上に、形成される。これによって、第1方向に隣接するセルユニット間に、層間絶縁膜81が埋め込まれる。基板11(層間絶縁膜17)上の配線50は、層間絶縁膜81によって覆われる。
【0177】
層間絶縁膜81に対する平坦化処理の後、層間絶縁膜81上に、導電層59Aが、例えば、スパッタ法やCVD法を用いて、堆積される。
【0178】
ここで、RIE法を用いて積層体100Aを第2方向に分割することによって、セルユニットを形成し、最下層のメモリセルアレイを形成してもよい。しかし、この段階で積層体100Aを第2方向に分割する加工を実行せずに、基板側から2番目のメモリセルアレイM2の構成部材を導電層59A上に堆積させて、最下層(1番目)のメモリセルアレイM1と2番目のメモリセルアレイM2とに対する第2方向の加工(エッチング)を同時に実行することが、製造工程の簡略化のために好ましい。
【0179】
この場合、導電層59A上に、基板側から2番目のメモリセルアレイM2を構成するための複数の層(積層体)100B’が形成される。そして、後述の工程によって、第2方向に対する上層の積層体100B’の加工と、第1方向に延在する下層の積層体100Aに対する第2方向の加工とが共通に実行される。これによって、クロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層(各配線レベル)のメモリセルアレイ毎に第1方向及び第2方向に対する加工を行う場合に比較して、簡便になり、且つ、その製造コストが削減される。
【0180】
図14A乃至図14Cに示されるように、メモリセルアレイ領域12内の積層体100B’及び配線領域15内の積層体101上に、第2方向に対する加工のためのマスク材が堆積される。そのマスク材は、フォトリソグラフィ技術及びRIE法によって所定のレイアウト及び形状に加工され、積層体100B’,101上に、複数の芯材91が形成される。芯材(マスク材)91は、導電層91に対してエッチング選択比が確保される材料からなる。
尚、芯材91と積層体100B’との間に、マスクパターンが転写されることによって実質的なマスクとなる層(転写層)が設けられてもよい。
【0181】
図14Aに示されるように、メモリセルアレイ領域12内において、芯材91は、第1方向に延在する直線状の平面パターンを有している。複数の直線状の芯材91は、第2方向に隣接して配置される。
【0182】
直線状の芯材91の第2方向における寸法(線幅)W1は、例えば、フォトリソグラフィによる加工限界寸法以下に設定される。第2方向に隣接する2つの芯材91の隣接ピッチptc1は、例えば、積層体100Aの第1方向における寸法の4倍程度である。
【0183】
図14Bにおいて、配線領域15内の芯材91’は、第1方向に延在している芯材91’が図示されている。但し、配線領域15内の芯材91’は、メモリセルアレイ領域12内のレイアウト及び形状とは異なって、後述の工程で形成される配線のレイアウトに応じて、所定のレイアウト及び形状を有するように、パターニングされている。
【0184】
配線領域15内の芯材91’は、メモリセルアレイ領域12から配線領域15に連続する部材であってもよいし、メモリセルアレイ領域12の芯材91とは分断された部材であってもよい。
【0185】
芯材91’は、芯材91’の延在方向と交差する方向(例えば、第2方向)に突出した突起部92を有する。ここで、芯材91’の突起部92以外の部分を、主体部ともよぶ。
【0186】
突起部92は、例えば、下層の配線50と上下に重なる位置に形成される。突起部92は、配線50に接続されるコンタクト電極の形成位置に設けられる。突起部92の第1及び第2方向における寸法DX1,DX2は、配線に設けられるコンタクト部の大きさ応じて、適宜設定される。
【0187】
各芯材91’に設けられる突起部92は、互いに隣接する2つの芯材91’において互い違いに突出するように、設けられる。
【0188】
芯材91’の突起部92以外(主体部)の部分の第2方向における寸法(線幅)W2は、例えば、メモリセルアレイ領域12内の芯材91の線幅W1以上である。
【0189】
2つの芯材91’の主体部の隣接ピッチptc2は、ある芯材91’の突起部92が隣接する他の芯材に接触しないように、メモリセルアレイ領域12内の2つの芯材91の隣接ピッチptc1より大きくなっている。
【0190】
図15Aは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程におけるメモリセルアレイ領域12の平面構造を示し、図15Bは、その製造方法の一工程における配線領域15の平面構造を示している。図15Cは、図15AのF−F’線に沿う断面構造、及び、図15BのG−G’線に沿う断面構造を示している。
【0191】
図15A乃至図15Cに示されるように、側壁マスク材が、芯材91,91’を覆うように、例えば、CVD法やスパッタ法が用いられて、メモリセルアレイ領域12及び配線領域15内の導電層59上に堆積される。側壁マスク材は、芯材91,91’及び導電層59Aに対してエッチング選択比を確保できる材料からなる。
【0192】
側壁マスク材に対して異方性エッチングが実行されると、芯材91,91’の側面上にマスク材が残存し、側壁マスク93A,93A’が芯材91,91’の周囲を取り囲むように自己整合的に形成される。側壁マスク93A,93A’は、その形成直後、芯材91,91’の周囲に沿って、閉ループ状の平面形状を有している。芯材91,91’の延在方向の端部において、側壁マスク93A,93A’のループした部分は切断され、側壁マスク93A,93A’は、それぞれ独立したパターンにされる。
【0193】
図15A及び図15Cに示されるように、メモリセルアレイ領域12内において、直線状の芯材91の側面に沿って、側壁マスク93Aが形成される。メモリセルアレイ2内において、側壁マスク93Aは、直線状のパターンを有し、第1方向に延在している。
【0194】
メモリセルアレイ2内の側壁マスク93Aの第2方向における寸法(線幅)は、例えば、フォトリソグラフィの加工限界寸法より小さくなっており、例えば、芯材91の線幅W1とほぼ同じ、または、その線幅以下になっている。第2方向に隣接する2つの側壁マスク93Aの隣接ピッチptc3は、例えば、側壁マスク93Aの線幅W3と芯材91の線幅の和になっている。
【0195】
図15B及び図15Cに示されるように、配線領域15内において、芯材91’の側面上に、側壁マスク93A’が形成される。上述のように、配線領域15内の芯材91’は第2方向に突出した突起部92を有しているため、その突起部92の形状に起因して、配線領域15内の側壁マスク93’の形状は、湾曲する。以下では、配線領域15内の側壁マスク93A’において、突起部92の形状に応じて湾曲した部分94Aのことを、特に、湾曲部94Aとよぶ。湾曲部94Aは、例えば、凹部状(又は、U字状)の平面形状を有する。
【0196】
配線領域15内の第2方向に互いに隣接する側壁マスク93A’において、湾曲部94A以外の部分の隣接ピッチptc4は、芯材91’の線幅W2と側壁マスク93A’の線幅W4の和に、実質的に等しい。
【0197】
配線領域15内の側壁マスク93A’の第2方向における寸法(線幅)W4は、例えば、メモリセルアレイ領域12内の側壁マスク93Aの線幅W3と実質的に同じである。湾曲部94Aの側壁マスク93A’も線幅W4を有している。
【0198】
但し、側壁マスク93A’の線幅W4は、芯材91’間の隣接ピッチptc4に依存して、側壁マスク93Aの線幅W3と異なる場合もある。換言すると、隣接ピッチptc4を調整することで、側壁マスク93A及び湾曲部94Aの線幅W4の寸法を制御できる。
【0199】
側壁マスク93A’の湾曲部94Aとその湾曲部94Aに隣接する側壁マスク92の部分は、互いに接触しない間隔を有している。この間隔は、図14Bの芯材91’の突起部92が形成されるときに、突起部92とその突起部に隣接する芯材91’との間隔を調整することによって、設定される。
【0200】
図16Aは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程における、配線領域15の平面構造を示している。図16Bは、図16AのH−H’線に沿う断面構造、及び、図16AのI−I’線に沿う断面構造を示している。尚、本工程において、メモリセルアレイ領域12の構造は、図15A乃至図15Cで示される製造工程と実質的に同じであるため、ここでの図示は省略する。
【0201】
図16A及び図16Bに示す工程において、メモリセルアレイ領域12及び配線領域15内の芯材が、例えば、ウェットエッチングやRIE法などを用いて、選択的に除去される。その結果として、側壁マスク93A’の湾曲部94Aに囲まれ、且つ、一部分において側壁マスク92,93A’が分断された分断部を有する開口OPが形成される。この後、配線領域15において、フォトリソグラフィ技術を用いて、レジストマスク95Aが、積層体101上に形成される。
【0202】
レジストマスク95Aは、湾曲部94Aに形成された開口OPの分断部において分断された側壁マスク93A’の一端及び他端を第1方向に架橋するように、形成される。湾曲部94Aとレジストマスク95Aとに囲まれた部分は、空隙になっている。レジストマスク95Aは、第2方向に隣接する側壁マスク94Aの部分に接触しないように、形成される。
【0203】
図16A及び図16Bに示されるように、レジストマスク95Aと側壁マスク93A’の湾曲部94Aとによって、リング状のマスクパターン99Aが形成される。また、リング状のマスクパターン99Aに囲まれた開口OPは空隙になっており、この開口OPにより積層体101の上面が露出する。
【0204】
リング状のマスクパターン99Aにおいて、その開口部の第1方向の寸法X1は、湾曲部94Aの第2方向に延在する2つの部分の間隔に依存する。つまり、図14Bの芯材91’の突起部92の第1方向の寸法によって、マスクパターン99Aの開口部の第1方向の寸法X1が決まる。
【0205】
リング状のマスクパターン99において、その開口部の第2方向の寸法Y2は、湾曲部94Aの第2方向の大きさ、湾曲部94Aに対するレジストマスク95Aの形成位置、レジストマスク95Aの大きさ(寸法)に依存する。
【0206】
尚、メモリセルアレイ領域12において、芯材が除去されるのみで、レジストマスクは形成されない。
【0207】
側壁マスク93A,93A’,94A及びレジストマスク95Aを用いて、導電層及び積層体が加工される。
【0208】
図17は、側壁マスク及びレジストマスクをマスクに用いて、導電層及び積層体を加工した後の断面構造が示されている。図17は、図15AのF−F’線、図15AのJ−J’線、図16AのH−H’線及び図16AのI−I’線に相当する加工後の断面構造を、それぞれ並べて、図示している。
【0209】
メモリセルアレイ領域12において、第1方向に延在する直線状の側壁マスクに基づいて、第1方向に延在する積層体100B及び制御線L2が形成される。
【0210】
また、制御線L1上の第2方向に延在する積層体が、第1方向に延在する側壁マスクに基づいて加工され、積層体が複数のセルユニットCU1に分割される。但し、この工程において、下層の制御線L1はエッチングされない。セルユニットCU1は、下層の制御線L1と上層の制御線L2との交差箇所に設けられる。メモリの動作時、制御線L1及び制御線L2のうち、いずれか一方がワード線として駆動され、残りの他方がビット線として駆動される。
【0211】
このように、メモリセルアレイ領域12において、複数のセルユニットCU1が2次元に配列されたメモリセルアレイM1が形成される。
【0212】
メモリセルアレイ領域12に対する加工と同時に、配線領域15内の導電層が、図16A及び図16Bで示された側壁マスク93A’及びレジストマスク95Aによって加工される。
【0213】
これによって、所定の配線レイアウト及び配線形状に基づいて、メモリセルアレイ領域12から配線領域15へ延在する配線40Aが、形成される。例えば、メモリセルアレイ領域12内の制御線L2と配線領域15内の配線40Aとは、切断されずに、連続した導電線となっている。
【0214】
配線領域15内の配線40Aには、湾曲部94Aにおいてレジストマスク95Aと側壁マスク93A’から構成されたリング状のマスクパターン99Aによって、リング状のコンタクト部41Aが形成される。リング部48の内側には、コンタクト部41Aの開口部49Aが形成される。
【0215】
コンタクト部41Aのリング部48Aの線幅及び面積は、側壁マスク93A’及びレジストマスク95Aの線幅に対応して、決定される。コンタクト部41Aの開口部49の大きさは、芯材91’の突起部92の第1及び第2方向の寸法、レジストマスク95Aの寸法、側壁マスク93A’の湾曲部94Aに対するレジストマスク95Aの形成位置に対応して、決定される。
【0216】
図14A乃至図14Cに示される工程において、芯材91’が形成されるとき、第2方向に隣接する2つの芯材において、芯材91’に設けられる突起部のそれぞれが、隣接する芯材側に向かって互い違いに形成されている。このため、その芯材91’及び側壁マスク93A’に基づいて加工されるリング状のコンタクト部41Aも、2つの配線において隣接する配線側の向かって互い違いに形成される。つまり、配線領域15内のレイアウトが、2つのコンタクト部41Aが互いに対向するレイアウトを有することは、生じない。
【0217】
このように、リング状のコンタクト部41Aの形成位置が互いに隣接する配線に対して互い違いにずれていることによって、コンタクト部41Aの平面形状がリング状になっても、コンタクト部41Aの形成による配線領域の占有面積の増大は、抑制される。
【0218】
図17に示されるように、2つのメモリセルアレイM1,M2に対する第2方向の加工が同時に実行される。これと同時に、配線領域15内の配線に対する加工も同時に実行される。この後、側壁マスクやレジストマスクが除去される。また、配線領域15内において、配線領域15内に残存した積層体100Bの構成部材が、除去される。尚、配線領域15内における積層体100Bと同じ構成部材は、除去せずに、ダミー層として、配線領域15内に残存させてもよい。
【0219】
この後、第2方向に隣接するセルユニットCU1間及び第2方向に隣接する積層体100B間に、層間絶縁膜(図示せず)が、例えば、塗布法やCVD法を用いて、埋め込まれる。これと同時に、配線領域15内においても、層間絶縁膜が堆積される。
【0220】
図18Aは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程における、配線領域15の平面構造を示している。図18Bは、図18AのH−H’線に沿う断面構造、及び、図18AのK−K’線に沿う断面構造を、並べて図示している。また、図18Bには、図18Aに示される工程におけるメモリセルアレイ領域12の第2方向に沿う断面構造も図示されている。
【0221】
図18A及び図18Bに示される工程において、図14A乃至図17に示される工程と実質的に同じ工程で、基板側から3番目のメモリセルアレイM3の構成部材及び導電層が、2番目のメモリセルアレイM2の構成部材(積層体)上に順次堆積される。メモリセルアレイM2を構成する積層体とメモリセルアレイM3を構成するための積層体100Cの第1方向に対する加工が、同時に実行される。メモリセルアレイM2,M3の加工と同時に、第2方向に延在する制御線L3が形成される。
【0222】
例えば、この制御線L3に対して、図14A乃至図17に示した工程と同様の工程によって、第2方向側の配線領域内の配線に、リング状のコンタクト部が形成される。
【0223】
2番目のメモリセルアレイM2を構成するセルユニットCU2が形成された後、層間絶縁膜82が、メモリセルアレイ領域12内及び配線領域15内に、堆積される。
【0224】
そして、メモリセルアレイ領域12及び配線領域15内において、第1方向に延在する制御線を形成するための導電層59Bが、層間絶縁膜82上に堆積される。さらに、導電層59B上に、基板側から4番目のメモリセルアレイM4の構成部材100D’が、形成される。
【0225】
図18A及び図18Bに示されるように、構成部材100D’上に、図14A乃至図16Bに示される工程と同様の工程によって、メモリセルアレイ領域12内において、直線状の側壁マスク93Bが形成され、配線領域15内において、湾曲部94Bを有する側壁マスク93B’が形成される。また、レジストマスク95Bが、湾曲部94Bの開口した部分にまたがるように、積層体100D’上に形成される。これによって、リング状のマスクパターン99Bが、配線51及び導電層59B上方に形成される。例えば、リング状のマスクパターン99Bは、マスクパターン99Bより下層の配線レベルに形成されたリング状のコンタクト部41Aに対して、上下(第3方向)に重ならない位置に形成される。
【0226】
湾曲部94Bとレジストマスク95Bとに囲まれた部分は、第1及び第2方向においてある寸法を有する空隙になっている。上層の配線のコンタクト部を形成するためのマスクパターン99Bの空隙の寸法は、下層の配線40Aのリング状のコンタクト部41Aの開口部49の寸法と同じでもよいし、異なる寸法でもよい。
【0227】
図18A及び図18Bに示すように、リング状のマスクパターン99Bによって形成されるコンタクト部は、配線40Aより上層の配線レベルに形成される。
このように、異なる配線レベルの配線にそれぞれ設けられるコンタクト部に対しても、第3方向から見て第2方向(又は、第1方向)に互い隣接する配線において、リング状のコンタクト部が平面内に互い違いにレイアウトされるようにマスクパターンが形成されることによって、リング状のコンタクト部が設けられる配線領域15の占有面積を小さくできる。
【0228】
側壁マスク及びレジストマスクを用いて、メモリセルアレイ領域12内に、第3番目のメモリセルアレイM3及び4番目のメモリセルアレイを構成する積層体が形成され、配線領域15内には、リング状のコンタクト部を有する配線が、形成される。それから、配線領域15内において、セルユニットの構成部材が除去され、メモリセルアレイ領域12及び配線領域15内に、層間絶縁膜が堆積される。
【0229】
図19A及び図19Bは、本実施形態の具体例としての抵抗変化メモリの製造工程の一工程をそれぞれ示している。図19A及び図19Bは、配線領域15に対する製造工程の一工程の断面構造が図示され、その断面構造は、図18AのH−H’線及びK−K’線に沿う断面に対応している。尚、ここでは、メモリセルアレイ領域12に対する製造工程の図示は、省略する。
【0230】
図19Aに示されるように、2つの異なる配線レベルに、リング状のコンタクト部41A,41Bが形成された後、それぞれ異なる配線レベルの配線40A,40Bに対するコンタクト電極60Aを埋め込むためのコンタクトホールCHA,CHBが形成される。これらのコンタクトホールCHA,CHBは、層間絶縁膜81,82,83内に、一度のエッチングによって形成される。コンタクトホールCHA,CHBは、配線40A,40Bにそれぞれ設けられたリング状のコンタクト部41A,41Bの上面の一部を露出させるとともに、コンタクト部41A,41Bの開口49A,49Bを経由して、配線50及び配線51の上面を露出させる。図19Bに示されるように、コンタクトホールCHA,CHB内に、コンタクト電極60A,60Bが、同時に埋め込まれる。
【0231】
このように、複数の配線レベルの配線に対して、コンタクトホールCHA,CHBが一括に加工(エッチング)されることによって、抵抗変化メモリを製造するための工程数が削減される。
【0232】
従来のコンタクト電極の形成工程において、ある配線レベルより下層に設けられた複数の配線に対して1つのコンタクト電極が形成される場合、下層及び上層の配線に接続されるコンタクト電極60Aのアライメントは、複数の配線レベルの配線のうち、いずれか1つの配線に設定され、他の配線に直接アライメントを合わせることができない。そのため、コンタクト電極と直接アライメントを合わせることが不可能な配線との間のアライメントがずれる可能性がある。これは、抵抗変化メモリの製造歩留まりの低下を、引き起こす可能性がある。製造歩留まりの低下を防止するため、従来の抵抗変化メモリにおいて、配線の寸法やそれに設けられるコンタクト部の寸法、又は、コンタクトホールの寸法を大きくすることによって、アライメントのそれに対するマージンを大きくする必要がある。
【0233】
また、アライメントのずれにより、コンタクト電極と各配線との接触面積がばらつく。特に、直接アライメントを合わせることができない配線は、コンタクト電極の一部分が配線(コンタクト部)の一部分に接触する(引っ掛かる)のみなので、アライメントのずれの影響は大きくなる。
【0234】
その結果として、コンタクト電極と各配線との接触抵抗がばらつき、配線の電気的特性がばらつく可能性がある。
【0235】
本実施形態の半導体装置、例えば、抵抗変化メモリは、配線40A,40Bに形成されるコンタクト部41A,41Bは、リング状の平面形状を有する。
【0236】
コンタクト電極60A,60Bとリング状のコンタクト部41A,41Bを有する配線40A,40Bとのアライメントは、コンタクト部41A,41Bのリング部48Aによって、決定される。
【0237】
リング状のコンタクト部41B,41Bを有する配線40A,40Bより下層の配線に対するコンタクト電極60A,60Bのアライメントは、リング状のコンタクト部41A,41Bの開口部(リング部の内側)49A,49Bの第1方向の寸法X1,X1’及び第2方向の寸法によって、決定される。
【0238】
つまり、上層の配線40A,40Bとコンタクト電極60A,60Bとのアライメントは、リング部48A,48Bの面積の範囲内で設定され、下層の配線50,51とコンタクト電極60A,60Bとのアライメントは、開口部49A,49Bの大きさの範囲内で設定される。
【0239】
それゆえ、本実施形態の具体例としての抵抗変化メモリのように、コンタクト部41A,41Bがリング状の平面形状を有することによって、コンタクト電極60A,60Bのアライメント(コンタクトホールの形成位置)は、コンタクト部41A,41Bとその下方の配線との間のアライメントのずれのみを考慮して決定すればよくなる。
【0240】
したがって、本例の抵抗変化メモリのように、配線40A,40Bにリング状のコンタクト部41A,41Bを形成することによって、複数の配線レベルにまたがって複数の配線40A,40B,50,51に共通に接続されるコンタクト電極60A,60Bにおいて、コンタクト電極60A,60Bの形成時のアライメントに対する制約は緩和される。
【0241】
また、コンタクト部41A,41Bのリング部48A,48Bの寸法及び面積を、コンタクト電極60A,60Bとコンタクト部とのアライメントのずれを考慮して設計することで、コンタクト部41,41Bを有する配線40A,40Bのそれぞれにおいて、コンタクト電極60A、60Bとリング状のコンタクト部41A,41Bとの接触面積A−xy,A’−xyがばらつくのを抑制できる。
【0242】
また、リング状のコンタクト部41A,41Bの上面にコンタクト電極60A,60Bが接触することにより、コンタクト電極60A,60Bとコンタクト部41A,41Bとが第1方向又は第2方向のいずれか、又は、第1及び第2方向の両方に対してあわせずれを起こした場合においても、コンタクト電極60A,60Bとリング状のコンタクト部41A,41Bとの接触面積A−xy,A’−xyがばらつくのを抑制できる。
比較例として、図16Aにおいて、レジスト95Aを形成せずにリング状のコンタクト部の一部分が分断されている場合を考える。その比較例において、コンタクト電極60A,60Bとコンタクト部41A,41Bとが第2方向にアライメントのずれを起こした場合、それらがアライメントのずれを起こさない場合に比較して、コンタクト電極60A,60Bとコンタクト部41A,41Bとの接触面積が変化してしまう。その結果として、コンタクト電極60A,60Bと配線40A,40Bとの接触抵抗が変化する。
【0243】
一方、コンタクト部41,41Bがリング状の平面形状を有することによって、コンタクト電極60A,60Bとコンタクト部41A,41Bとが第1又は第2方向のいずれか、又は、第1及び第2方向の両方の方向にアライメントのずれを起こした場合であっても、コンタクト電極60A,60Bとリング状のコンタクト部41A,41Bとの接触面積A−xy,A’−xyは、一定になる。その結果として、コンタクト電極60A,60Bと配線40A,40Bとの接触抵抗が変化することを防止できる。
【0244】
上層の配線40A,40Bに対するのと同様に、下層の配線50,51に対しても、コンタクト部41A,41Bの開口部49A,49Bの寸法及び面積を調整することによって、コンタクト電極60A,60Bと配線50,51との接触面積B−xy,B−xy’のばらつきを抑制できる。
【0245】
加えて、コンタクト部41A,40Bの開口部(リング部48A,48Bの内側)49A,49Bの大きさを制御することによって、下層の配線50,51とコンタクト電極60A,60Bとの接触面積B−xy,B’−xyを、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触面積A−xy,A’−xyを考慮して、設定できる。
【0246】
それゆえ、接触面積のばらつきに起因して、配線の接触抵抗がばらつくのを抑制できる。
【0247】
尚、コンタクト部41A,41Bのリング部48A,48B及び開口部48A,48Bの寸法は、図14A乃至図18Bに示される工程で形成される芯材の突起部の大きさ、配線領域15内における側壁マスクの寸法、レジストマスクの寸法及びレジストマスクの湾曲部に対する形成位置によって、制御できる。
【0248】
この後、メモリセルアレイ領域12内のメモリセルアレイ及び配線の数が所定の積層数になるまで、図14A乃至図18Bに示される工程と実質的に同様の工程が繰り返し実行される。
【0249】
尚、ここでは、メモリセルアレイ領域12の第1方向に隣接する配線領域15に対する製造工程について述べたが、メモリセルアレイ領域12の第2方向に隣接する配線領域においても、制御線及び配線の配線レベルが異なるのみで、図14A乃至図18Bを用いて説明した工程と、実質的に同じ工程で、リング状のコンタクト部を有する配線及び各配線レベルの配線に接続されるコンタクト電極を形成できる。
【0250】
ここでは、リング状のコンタクト部を形成するためのマスクは、側壁マスク及びレジストマスクを組み合せて形成されたが、リング状のコンタクト部を形成するためのマスクは、レジストマスクのみで形成されてもよい。
【0251】
以上の工程によって、図8乃至図13に示されるような、本実施形態の具体例としての抵抗変化メモリが完成する。
【0252】
図8乃至図13を用いて説明したように、配線領域15内の配線40A,40Bは、リング状のコンタクト部41A,41Bを有する。コンタクト電極60A,60Bは、コンタクト部41A,41Bのリング部48A,48Bに接触することによって、上層の配線40A,40Bに電気的に接続される。これとともに、コンタクト電極60A,60Bは、リング状のコンタクト部41A,41Bの開口部49A,49Bを経由して、下層の配線50,51,に電気的に接続される。
【0253】
これによって、抵抗変化メモリのように、1つのコンタクト電極60が積層された複数の配線40A,40B,50,51にまたがって設けられる半導体装置において、下層の配線50,51に対するコンタクト電極60A,60Bのアライメントは、コンタクト部41A,41Bのリング部48Aの内側(開口部49A,40B)の寸法/位置で決定される。
【0254】
そのため、各配線40A,40B,50,51とコンタクト電極60A,60Bとのアライメントの制約、例えば、配線間のアスペクト比や近接効果による配線の寸法の変化など、プロセス的な観点からの配線−コンタクト電極間のアライメントの制約は緩和される。
【0255】
それゆえ、本実施形態によれば、配線レベルの異なる配線間に接続されるコンタクト電極のアライメントのずれに対するマージンを確保できる。
【0256】
リング状のコンタクト部41A,41Bを有する上層の配線40A,40Bとコンタクト電極60A,60Bの接触面積は、コンタクト部41A,41Bのリング部48A,48Bの大きさ(線幅)によって、決定される。下層の配線50,51とコンタクト電極60A,60Bとの接触面積は、開口部49A,49Bの大きさによって、決定される。
【0257】
そのため、コンタクト部41A,41Bにおけるリング部48A,48Bの寸法及び開口部49A,49Bの寸法を調整(制御)することによって、各配線40A,40B,50,51とコンタクト電極60A,60Bとの接触面積を実質的に同じにでき、接触抵抗のばらつきを抑制できる。それゆえ、本実施形態によれば、各配線に生じる電気的特性のばらつきを抑制できる。
【0258】
ここで、リング部48A,48Bの線幅を大きくした場合、上部電極部61の寸法Xce,Yceを大きくでき、コンタクト電極60の上部電極部61とコンタクト部41との接触面積を大きくできる。その結果として、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触抵抗を低減できる。
【0259】
また、開口部49A,49Bの面積は大きくなる。下層の配線50,51とコンタクト電極60A,60Bとの接触面積は、開口部49の寸法によって、調整(制御)できる。それゆえ、開口部49A,49Bの面積を大きくすることによって、下層の配線50,51とコンタクト電極60A,60Bとの接触面積を大きくでき、コンタクト電極60A,60Bと下層の配線層50,51との間の接触抵抗を低減できる。
【0260】
このように、本実施形態において、リング部48A,48B及び開口部49の面積を調整することによって、配線50,51とコンタクト電極60A,60Bとの接触抵抗を小さくできる。また、リング部48A,48Bの線幅や開口部49の面積を調整することによって、下層の配線50,51とコンタクト電極60A,60Bとの接触面積を、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触面積と同じできる。この結果として、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触抵抗の大きさを、下層の配線50,51とコンタクト電極60A,60Bとの接触抵抗の大きさと同じにでき、各配線に生じる接触抵抗のばらつきを低減できる。
【0261】
以上のように、本実施形態に係る半導体装置(例えば、抵抗変化メモリ)の製造方法は、配線のアライメントのずれの発生及び配線の電気的特性のばらつきを抑制した半導体装置を製造できる。その結果、本実施形態に係る半導体装置の製造方法によれば、コンタクト電極と配線とを安定して接続できる半導体装置を提供できる。
【0262】
(3) 変形例
図20乃至図23を用いて、本実施形態に係る半導体装置(例えば、抵抗変化メモリ)の変形例について、説明する。
【0263】
図16A及び図18Aを用いて説明したように、側壁マスクの湾曲した部分(湾曲部)とレジストマスクとを組み合わせることによって、平面形状がリング状のマスクパターンが形成される。このリング状のマスクパターンに基づいて、導電層が加工されることによって、平面形状がリング状のコンタクト部が、配線に形成される。
【0264】
側壁マスクとレジストマスクとを組み合わせることによって、1つのマスクパターンが形成される場合、側壁マスクの湾曲部に対するレジストマスクの形成位置に応じて、リング状のコンタクト部の平面形状が変化する。
【0265】
図20は、側壁マスクの湾曲部94とレジストマスク95のレイアウトを示す平面図である。側壁マスクの湾曲部94に囲まれた部分の内側(開口49X)のx方向における寸法DX1は、側壁マスクを形成するための芯材の突起部(図14B参照)のx方向(図14Bの第1方向)の寸法によって設定され、湾曲部94に囲まれた部分の内側(開口49X)のy方向における寸法DY1は、芯材の突起部のy方向(図14Bの第2方向)の寸法によって設定される。
【0266】
レジストマスク95は、リング状のマスクパターンを形成するために、湾曲部94によって形成された開口49Xをx方向に架橋するように、湾曲部94によって分断された側壁マスク93の一端及び他端にまたがって形成される。このため、レジストマスク95のx方向における寸法DL1は、開口49Xのx方向における寸法DX1以上になっている。
【0267】
但し、リング状のマスクパターンを形成するために、レジストマスク95が開口49Xの全体を覆わないように、レジストマスク95のy方向の寸法DW1や湾曲部94上におけるレジストマスク95の形成位置が調整されることが、必要である。
【0268】
レジストマスク95のy方向における寸法DW1及び湾曲部95に対するレジストマスクの形成位置に応じて、リング状のコンタクト部の平面形状は変形する。
【0269】
図21A及び図21Bは、本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例において、配線に設けられたリング状のコンタクト部41V,41Xの平面構造をそれぞれ示している。
【0270】
例えば、図20において、レジストマスクの寸法DW1が側壁マスク93のy方向の寸法(線幅)MWより大きい場合、図21Aに示されるように、リング状のコンタクト部41Vは、配線から湾曲している部分(第1の部分)48と、湾曲部48の反対側に突出した(凸した)部分(第2の部)47Bを、有する。
【0271】
図20のレジストマスク95の形成位置が、側壁マスク93上において湾曲部(リング部)が湾曲する側と反対側にずれた場合も、図21Aのように、コンタクト部41Vに突出部47Aが形成される。
【0272】
第2の部分47Aの線幅(y方向の寸法)RWaは、例えば、第1の部分48の線幅RWよりも太い。尚、第2の部分47Aの線幅RWaは、例えば、配線40の線幅より太い。リング部48の線幅RWは、例えば、配線40の線幅以上になっている。また、配線の延在方向(y方向)における突出部の寸法dRW1は、図20における配線40からレジストマスク95がy方向に突出した大きさに依存する。例えば、配線40の幅(側壁マスク93の線幅MW)が第1の部分48の線幅RWよりも細い場合、マスクの湾曲する側の反対側にコンタクトホールの形成位置がずれた場合におけるアライメントのマージンが小さくなってしまう。そこで、レジストマスク95の寸法DW1を側壁マスク93の線幅MWよりも太くすることによって、マスクの湾曲する側の反対側にコンタクトホールの形成位置がずれた場合におけるアライメントのマージンを大きくできる。この結果として、コンタクト電極と配線とを安定に接続できる。
【0273】
配線の延在方向(x方向)における突出部の寸法dLA1は、図20のレジストマスク95のx方向の寸法DL1に依存する。x方向における凸部47Aの寸法は、リング部48の内側(開口49)のx方向の寸法より大きい。但し、配線の延在方向(x方向)における突出部の寸法dLA1は、リング部48の外側のx方向の寸法RWxより小さい場合もあるし、リング部48の外側のx方向の寸法RWx以上の場合もある。
【0274】
これとは反対に、図20のレジストマスク95のy方向の寸法DW1が、側壁マスク93のy方向の寸法(形成される配線の線幅)MWより小さい場合、又は、図20のレジストマスク95の形成位置が、湾曲部(リング部)94が突出する側にずれた場合、コンタクト部41Xは、そのリング部48の湾曲した部分に対向する部分が、リング部48の湾曲する側に窪んだ(凹んだ)形状を有する。また、配線の延在方向(y方向)における窪みの寸法dRW2は、図20における配線40からレジストマスク95がy方向に窪んだ大きさに依存する。
【0275】
上述の例において、配線に設けられたコンタクト部のリング部及び開口部は、四角形状の平面形状の平面形状を有する構造が示されているが、マスク(芯材)の形状やエッチングの条件に応じて、コンタクト部の平面形状が変形する場合もある。
【0276】
図22A及び図22Bは、本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例において、配線に設けられたリング状のコンタクト部41V,41Xの平面構造をそれぞれ示している。
【0277】
例えば、図22Aに示されるように、コンタクト部41Yのリング部48Yの平面形状が、楕円形状や円形状のように、曲線を含むパターンとなる場合がある。この場合、開口部49Yの平面形状も、楕円形状や円形状になる。
【0278】
また、図22Bに示されるように、コンタクト部41Zのリング部48Zの平面形状は、四角形状の角が欠けた形状となり、リング部48Zは多角形状の平面形状を有する場合もある。これと同様に、開口部49Zも、その角が欠け、多角形状になる。また、リング部48Z及び開口部49Zは、四角形状の角が丸くなった形状となる場合もある。
【0279】
図23は、本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例において、配線40X,40Yに設けられたリング状のコンタクト部71X,71Y及びコンタクト電極60Zの断面構造を示している。
【0280】
上述の例では、1つのコンタクト電極が、配線に設けられたリング状のコンタクト部を経由して、積層された2つの配線にまたがって形成される場合について、例示されている。但し、図23に示されるように、コンタクト電極60Zは、リング状のコンタクト部71X,71Yの開口部を経由して、3つの以上の配線40X,40Y,40Zにまたがって、形成されてもよい。
【0281】
この場合においても、層間絶縁膜(図示せず)に形成されるコンタクトホールの寸法D1、コンタクト部70X,70Yのリング部78X,78Yの寸法RW1,RW2及びコンタクト部70X,70Yの開口部79X,79Yの寸法D2,D3を調整(制御)することによって、各配線40X,40Y,40Zとコンタクト電極60Zとの接触面積を実質的に同じにできる。
【0282】
図23に示すように、1つのコンタクト電極60Zが、複数のコンタクト部71X,71Yの開口部79X,79Yを経由する場合、上層に位置するコンタクト部71Xの開口部79Xの寸法D2が、そのコンタクト部71Xより下層のコンタクト部71Yの開口部79Yの寸法D3より大きくなっている。
【0283】
尚、配線40Xに接続されたコンタクト部71Xと基板11上の配線40Zとの間のコンタクト部71Yは、配線に接続されない中間層であってもよい。
【0284】
また、図23に示されるように、コンタクト電極60Zの各部分61,62,63は、積層される配線40X,40Y,40Zの間隔H1,H2,H3に依存して、その上面側の寸法が底面側の寸法より大きいテーパー状(台形状)の断面形状を有する場合がある。間隔H1,H2,H3は、例えば、配線間に介在する層間絶縁膜(図示せず)の膜厚に相当する。
【0285】
図21A乃至図23に示される本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例であっても、上述の基本例及び適用例で述べた効果と同様の効果が得られる。
【0286】
尚、コンタクト部の平面形状は、リング状の平面形状を有していれば、半導体装置(例えば、抵抗変化メモリ)の全てのコンタクト部が同じ平面形状を有せずともよく、コンタクト部の平面形状は、ある配線では四角形状であり、他の配線では楕円形状であってもよい。
【0287】
以上のように、本実施形態の半導体装置の変形例においても、コンタクト電極と配線とを安定して接続できる。
【0288】
[その他]
本実施形態に係る半導体装置は、ReRAMやPCRAMなどの抵抗変化メモリに適用できる。
【0289】
また、本実施形態において、クロスポイント型メモリセルアレイを有する抵抗変化メモリについて説明したが、本発明の例は、それに限定されない。例えば、BiCS(Bit Cost Scalable)技術で形成されたフラッシュメモリ(BiCSメモリ)の配線に、本実施形態で述べたリング状のコンタクト部を適用できる。
【0290】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【0291】
1:抵抗変化メモリ、2:クロスポイント型メモリセルアレイ、CU,CU1,CU2,CU3,CU4:セルユニット、20:メモリ素子、30:非オーミック素子、41,41A,41B:コンタクト部、48,48A,48B:リング部、49,49A,49B:開口部、47A:第2の部分、60,60A,60B:コンタクト電極、50,51:配線、L1,L2,L3,L4,L5:制御線、91,91’:芯材、92:突起部、93,93’:側壁マスク、94A,94B:湾曲部、95A,95B:レジストマスク。
【技術分野】
【0001】
本発明の実施形態は、半導体装置に係り、例えば、抵抗変化メモリに関する。
【背景技術】
【0002】
半導体装置としての半導体メモリは、様々な電子機器に搭載されている。近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase Change RAM)などの抵抗変化メモリが注目を集めている。
【0003】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、3次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある(例えば、特許文献1参照)。
【0004】
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットを含んでいる。セルユニットは、メモリ素子と非オーミック素子とから形成されている。クロスポイント型メモリセルアレイにおいて、このセルユニットが、2次元に配列されているとともに、基板表面に対して垂直方向に積層される。
【0005】
このような積層構造を有する抵抗変化メモリは、ある配線レベルの配線とその配線とは異なる配線レベル(上層又は下層)の配線とを接続するためのコンタクト電極を有する(例えば、特許文献2参照)。そのクロスポイント型メモリセルアレイにおいて、コンタクト電極に接続されるコンタクト部は、配線の一部分に、設けられている。
【0006】
抵抗変化メモリのような半導体装置において、コンタクト電極と配線(コンタクト部)の接続状態が悪くなると、それらの接触抵抗の増大や配線毎の電気的特性のばらつきが生じる。ここで、コンタクト電極及びコンタクト部を設けるためのスペースを、単に縮小すると、電気的特性のばらつきが大きくなる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特表2005−522045号公報
【特許文献2】特開2009−130140号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本実施形態は、コンタクト電極と配線とを安定して接続できる技術を提案する。
【課題を解決するための手段】
【0009】
実施形態に関わる半導体装置は、基板と、平面形状がリング状の第1のコンタクト部を有する第1の配線と、前記第1の配線より下層に設けられる第2の配線と、前記コンタクト部の前記リング状の部分を貫通して、前記第1の配線と前記第2の配線とを電気的に接続するコンタクト電極とを含み、前記基板上に設けられる配線領域と、を備える。
【発明の効果】
【0010】
本実施形態によれば、コンタクト電極と配線とを安定して接続できる。
【図面の簡単な説明】
【0011】
【図1】本実施形態の半導体装置の一例の抵抗変化メモリを示す図。
【図2】クロスポイント型メモリセルアレイの構成例を示す図。
【図3A】図2のメモリセルアレイのセルユニットの構成例を示す図。
【図3B】セルユニットの一例を示す図。
【図4】メモリ素子と整流素子との接続関係を示す図。
【図5A】第1及び第2制御回路のレイアウトを示す図。
【図5B】第1及び第2制御回路のレイアウトを示す図。
【図6】第1及び第2制御回路のレイアウトを示す図。
【図7】メモリセルアレイ近傍のレイアウトを示す図。
【図8】本実施形態の半導体装置の配線及びコンタクトの基本例を示す平面図。
【図9】本実施形態の半導体装置の配線及びコンタクトの基本例を示す断面図。
【図10】本実施形態の半導体装置の配線及びコンタクトの構成を説明する図。
【図11】抵抗変化メモリの配線及びコンタクトの構造例を示す図。
【図12】抵抗変化メモリの配線及びコンタクトの構造例を示す図。
【図13】抵抗変化メモリの配線及びコンタクトの構造例を示す図。
【図14A】抵抗変化メモリの製造方法の一工程を示す図。
【図14B】抵抗変化メモリの製造方法の一工程を示す図。
【図14C】抵抗変化メモリの製造方法の一工程を示す図。
【図15A】抵抗変化メモリの製造方法の一工程を示す図。
【図15B】抵抗変化メモリの製造方法の一工程を示す図。
【図15C】抵抗変化メモリの製造方法の一工程を示す図。
【図16A】抵抗変化メモリの製造方法の一工程を示す図。
【図16B】抵抗変化メモリの製造方法の一工程を示す図。
【図17】抵抗変化メモリの製造方法の一工程を示す図。
【図18A】抵抗変化メモリの製造方法の一工程を示す図。
【図18B】抵抗変化メモリの製造方法の一工程を示す図。
【図19A】抵抗変化メモリの製造方法の一工程を示す図。
【図19B】抵抗変化メモリの製造方法の一工程を示す図。
【図20】本実施形態の半導体装置の変形例を説明するための図。
【図21A】本実施形態の半導体装置の変形例を説明するための図。
【図21B】本実施形態の半導体装置の変形例を説明するための図。
【図22A】本実施形態の半導体装置の変形例を説明するための図。
【図22B】本実施形態の半導体装置の変形例を説明するための図。
【図23】本実施形態の半導体装置の変形例を説明するための図。
【発明を実施するための形態】
【0012】
以下、図面を参照しながら、実施形態に係る半導体装置について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【0013】
本実施形態は、半導体装置として、例えば、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【0014】
[実施形態]
(1) 基本例
図1乃至図10を用いて、本実施形態に係る半導体装置について、説明する。本実施形態において、半導体装置として、抵抗変化メモリを例に挙げて説明する。
【0015】
図1は、抵抗変化メモリの主要部を示している。
【0016】
抵抗変化メモリ(例えば、チップ)1は、クロスポイント型メモリセルアレイ2を有する。
【0017】
クロスポイント型メモリセルアレイ2の第1方向の一端に、第1制御回路3が配置され、第1方向に交差する第2方向の一端に、第2制御回路4が配置される。
【0018】
第1制御回路3は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ2のロウを選択する。また、第2制御回路4は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ2のカラムを選択する。
【0019】
第1及び第2制御回路3,4は、メモリセルアレイ2内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【0020】
ここで、本実施形態の抵抗変化メモリ1において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【0021】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、1つのレベルを選択的に書き込めるようにすることによって、1つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【0022】
コントローラ5は、制御信号及びデータを抵抗変化メモリ1に供給する。制御信号は、コマンド・インターフェイス回路6に入力され、データは、データ入出力バッファ7に入力される。コントローラ5はチップ1内に配置されていてもよいし、チップ1とは別のチップ(ホスト装置)内に配置されていてもよい。
【0023】
コマンド・インターフェイス回路6は、制御信号に基づいて、コントローラ5からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路6は、そのデータをデータ入出力バッファ7からステートマシーン8に転送する。
【0024】
ステートマシーン8は、コマンドデータに基づいて、抵抗変化メモリ1の動作を管理する。例えば、ステートマシーン8は、コントローラ5からのコマンドデータに基づいて、セット/リセット動作及び読み出し動作を管理する。コントローラ5は、ステートマシーン8が管理するステータス情報を受け取り、抵抗変化メモリ1での動作結果を判断することも可能である。
【0025】
セット/リセット動作及び読み出し動作において、コントローラ5は、アドレス信号を抵抗変化メモリ1に供給する。アドレス信号は、アドレスバッファ9を経由して、第1及び第2制御回路3,4に入力される。
【0026】
電位供給回路10は、ステートマシーン8からの命令に基づき、例えば、セット/リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。電位供給回路10は、例えば、パルスジェネレータ10Aを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス/電流パルスの電圧値/電流値及びパルス幅を制御する。
【0027】
以下では、抵抗変化メモリ(チップ)を構成するクロスポイント型メモリセルアレイ2以外の回路のことを、周辺回路とよぶ。
【0028】
図2は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
【0029】
クロスポイント型メモリセルアレイ2は、基板11上に配置される。基板11は、半導体基板(例えば、シリコン基板)、又は、半導体基板上の層間絶縁膜である。尚、基板11が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ2下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
【0030】
クロスポイント型メモリセルアレイ2は、例えば、複数のメモリセルアレイ(メモリセルレイヤーともよばれる)のスタック構造から構成される。
【0031】
図2は、一例として、クロスポイント型メモリセルアレイ2が、第3方向(基板11の主平面に対して垂直な方向)にスタックされた4つのメモリセルアレイM1,M2,M3,M4から構成される場合を示している。スタックされるメモリセルアレイの数は、2つ以上であればよい。尚、クロスポイント型メモリセルアレイ2は、1つのメモリセルアレイから構成されてもよい。また、スタックされた2つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、2つのメモリセルアレイが、電気的に分離されていてもよい。
【0032】
図2のように、複数のメモリセルアレイM1,M2,M3,M4がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第1及び第2制御回路3,4は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの1つを選択する。第1及び第2の制御回路3,4は、スタックされた複数のメモリセルアレイのうちの1つに対してデータの書き込み/消去/読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの2つ以上又は全てに対して同時にデータの書き込み/消去/読み出しを行うこともできる。
【0033】
メモリセルアレイM1は、第1及び第2方向にアレイ状に配置された複数のセルユニットCU1から構成される。これと同様に、メモリセルアレイM2は、アレイ状に配置された複数のセルユニットCU2から構成され、メモリセルアレイM3は、アレイ状に配置された複数のセルユニットCU3から構成され、メモリセルアレイM4は、アレイ状に配置された複数のセルユニットCU4から構成される。
【0034】
また、基板11上には、基板11側から順に、制御線L1(j−1),L1(j),L1(j+1)、制御線L2(i−1),L2(i),L2(i+1)、制御線L3(j−1),L3(j),L3(j+1)、制御線L4(i−1),L4(i),L4(i+1)、制御線L5(j−1),L5(j),L5(j+1)が、配置される。
【0035】
基板11側から奇数番目の配線、即ち、制御線L1(j−1),L1(j),L1(j+1)、制御線L3(j−1),L3(j),L3(j+1)及び制御線L5(j−1),L5(j),L5(j+1)は、第2方向に延びる。
【0036】
半導体基板11側から偶数番目の配線、即ち、制御線L2(i−1),L2(i),L2(i+1)及び制御線L4(i−1),L4(i),L4(i+1)は、第2方向に交差する第1方向に延びる。
【0037】
これらの制御線は、ワード線又はビット線として用いられる。
【0038】
最下層の第1番目のメモリセルアレイM1は、第1番目の制御線L1(j−1),L1(j),L1(j+1)と第2番目の制御線L2(i−1),L2(i),L2(i+1)との間に配置される。メモリセルアレイM1に対するセット/リセット動作及び読み出し動作において、制御線L1(j−1),L1(j),L1(j+1)及び制御線L2(i−1),L2(i),L2(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0039】
メモリセルアレイM2は、第2番目の制御線L2(i−1),L2(i),L2(i+1)と第3番目の制御線L3(j−1),L3(j),L3(j+1)との間に配置される。メモリセルアレイM2に対するセット/リセット動作及び読み出し動作において、制御線L2(i−1),L2(i),L2(i+1)及び制御線L3(j−1),L3(j),L3(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0040】
メモリセルアレイM3は、第3番目の制御線L3(j−1),L3(j),L3(j+1)と第4番目の制御線L4(i−1),L4(i),L4(i+1)との間に配置される。メモリセルアレイM3に対するセット/リセット動作及び読み出し動作において、制御線L3(j−1),L3(j),L3(j+1)及び制御線L4(i−1),L4(i),L4(i+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0041】
メモリセルアレイM4は、第4番目の制御線L4(i−1),L4(i),L4(i+1)と第5番目の制御線L5(j−1),L5(j),L5(j+1)との間に配置される。メモリセルアレイM4に対するセット/リセット動作及び読み出し動作において、制御線L4(i−1),L4(i),L4(i+1)及び制御線L5(j−1),L5(j),L5(j+1)の一方がワード線として用いられ、他方がビット線として用いられる。
【0042】
ここで、制御線L1(j−1),L1(j),L1(j+1)と制御線L2(i−1),L2(i),L2(i+1)とが交差する箇所に、セルユニットCU1が配置される。これと同様に、制御線L2(i−1),L2(i),L2(i+1)と制御線L3(j−1),L3(j),L3(j+1)とが交差する箇所、制御線L3(j−1),L3(j),L3(j+1)と制御線L4(i−1),L4(i),L4(i+1)とが交差する箇所、制御線L4(i−1),L4(i),L4(i+1)と制御線L5(j−1),L5(j),L5(j+1)とが交差する箇所に、セルユニットCU2,CU3,CU4がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ2は、第3方向に連続して積層される複数の制御線の交差する箇所に、セルユニットが配置されている。
【0043】
尚、スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、第1及び第2方向に延在する制御線はスタックされる2つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての制御線が、設けられる。
【0044】
図3Aは、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。図3Bは、1つのセルユニットのより具体的な構造例を示している。
【0045】
図3Aにおいて、図2における2つのメモリセルアレイM1,M2内のセルユニットCU1,CU2が示されている。この場合、図2における2つのメモリセルアレイM3,M4内のセルユニットの構成は、図2における2つのメモリセルアレイM1、M2内のセルユニットの構成と同じになる。
【0046】
積層されたセルユニットCU1,CU2は、1つの制御線L2(i)を共有する。
【0047】
セルユニットCU1の電流経路の一端が、制御線L1(j)に接続され、セルユニットCU1の電流経路の他端が、制御線L2(i)に接続される。セルユニットCU2の電流経路の一端が制御線L2(i)に接続され、セルユニットCU2の電流経路の他端が制御線L3(j)に接続される。
【0048】
セルユニットCU1,CU2のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
【0049】
メモリ素子と非オーミック素子としての整流素子の接続関係については、様々なパターンが存在する。但し、1つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子との接続関係が同じであることが必要である。
【0050】
図4は、メモリ素子と整流素子の接続関係を示している。
1つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が2通り、整流素子の向きが2通りで、合計4通り存在する。したがって、2つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、16通り(4通り×4通り)存在する。図4のa〜pは、この16通りの接続関係を表している。本実施形態は、これら16通りの接続関係の全てに対して適用可能である。
【0051】
図3Bは、図4のaに示されるセルユニットCU1の構造例を示している。
【0052】
図3Bの本実施形態のセルユニットCU1において、メモリ素子20は、非オーミック素子30上にスタックされている。メモリ素子20と非オーミック素子30とから構成される積層体が、1つのセルユニットCUとして、2つの制御線L2(i),L3(j)に挟まれている。但し、図3Aに示されるセルユニットCUの構造は一例であって、図4に示されるセルユニットの接続関係に応じて、非オーミック素子30が、メモリ素子20上に積層されてもよい。
【0053】
メモリ素子20は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶相の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性(インピーダンス)が変化する材料からなる素子のことである。
【0054】
相変化(相転移)とは以下のものを含む。
【0055】
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化(金属-超伝導体転移など)
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
【0056】
本実施形態において、可変抵抗素子は、主として、金属酸化物(例えば、2元系又は3元系金属酸化物など)、金属化合物、カルコゲナイド材(例えば、Ge−Sb−Te、In−Sb−Teなど)、有機物、カーボン、カーボンナノチューブなどから構成される。
【0057】
尚、MRAM(Magnetoresistive RAM)に用いられる磁気抵抗効果素子も、その素子を構成する2つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、MTJ(Magnetic Tunnel Junction)素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【0058】
メモリ素子20の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
【0059】
バイポーラ動作は、メモリ素子20に印加される電圧の極性を変えることにより、メモリ素子20の抵抗値を少なくとも第1値(第1レベル)と第2値(第2レベル)との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型MRAMなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
【0060】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間(パルス幅)又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第1値と第2値との間で可逆的に変化させる。
【0061】
メモリ素子20は、第3方向(積層方向)の一端及び他端に、電極層25,26を有する。メモリ素子20の底部には、電極層25が設けられ、メモリ素子20の上部には、電極層26が設けられる。電極層25,26は、例えば、メモリ素子の電極として用いられる。電極層25,26には、例えば、金属膜、金属化合物膜、導電性を有する半導体膜、又は、これら積層膜が用いられる。
【0062】
本実施形態において、2つの電極層25,26に挟まれた部分を、抵抗変化膜21とよぶ。抵抗変化膜21は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜21は、与えられたエネルギーによって、その膜自体が抵抗値又は結晶相が変化する性質を有する材料からなる。
【0063】
これに対して、抵抗変化膜21は、与えられたエネルギーによって、抵抗変化膜21と電極層25,26との界面特性の変化が引き起こされて、抵抗値(又は結晶相)が変化する性質を有する材料からなる場合もある。この場合、メモリ素子20の抵抗値が変化する性質は、抵抗変化膜21に用いられる材料と電極層25,26に用いられる材料との組み合わせによって決まる。
【0064】
電極層25,26は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子30や制御線に起因する不純物がメモリ素子20に拡散するのを防止する、又は、メモリ素子20に起因する不純物が下層の素子や制御線に拡散するのを防止する。
【0065】
また、電極層25,26は、メモリ素子20が下方の素子30や制御線と剥離するのを防止する接着層としての機能を有していてもよい。
【0066】
非オーミック素子30は、その入出力特性(電圧−電流特性)に線形性を有さない、つまり、その入出力特性に非オーミック特性を有する素子である。
【0067】
非オーミック素子30は、第3方向(積層方向)の一端及び他端に、導電層35,36を有する。非オーミック素子30の底部には、導電層35が設けられ、非オーミック素子の上部には、導電層36が設けられている。
【0068】
導電層35,36は、例えば、非オーミック素子の電極として用いられる。導電層35,36は、シリサイド、金属、金属化合物、導電性の半導体などのいずれか1つから構成される。また、導電層35,36は、これらの材料の積層体から構成されてもよい。以下では、シリサイドが用いられた導電層35,36のことを、特に、シリサイド層35,36ともよぶ。
【0069】
図3Bにおいて、非オーミック素子として、PINダイオードが例示されている。PINダイオードとは、P型半導体層(アノード層)とN型半導体層(カソード層)との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。図3に示される構造の場合、2つの層31,33に挟まれた層32が真性半導体層であり、2つの層31,33のうち、一方の層33がP型半導体層であり、残りの他方の層31がN型半導体層である。なお、真性半導体層は、N型、又は、P型の不純物を全く含んでいない場合だけでなく、N型及びP型半導体層の不純物濃度よりも低い不純物濃度を有している場合も含む。
【0070】
非オーミック素子は、図3Bに示されるPINダイオードに限定されず、PNダイオード、MISダイオード、SIS構造及びMIM構造などが、セルユニットに要求される動作に応じて、適宜用いられてもよい。
【0071】
PNダイオードとは、P型半導体層(アノード層)とN型半導体層(カソード層)とがPN接合を形成するダイオードのことである。MIS(Metal-Insulator-Semiconductor)ダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。MIM(Metal-Insulator-Metal)構造やSIS(Semiconductor-Insulator-Semiconductor)構造は、金属層又は半導体層からなる2つの層に絶縁層が挟まれた構造の素子である。
【0072】
ユニポーラ動作によって駆動する抵抗変化メモリでは、主に、ダイオードのような整流素子が非オーミック素子30として用いられる。バイポーラ動作によって駆動する抵抗変化メモリでは、主に、MIM構造やSIS構造が非オーミック素子30として用いられる。
【0073】
本実施形態において、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、本実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
【0074】
図5A及び図5Bは、第1及び第2制御回路のレイアウトの第1例を示している。
【0075】
図5AのメモリセルアレイMsは、図2で示したメモリセルアレイM1,M2,M3,M4のいずれか1層に相当する。図5Aに示すように、メモリセルアレイMsは、アレイ状に配置される複数のセルユニットCUsから構成される。セルユニットCUsの一端は、制御線Ls(j−1),Ls(j),Ls(j+1)に接続され、セルユニットCUsの他端は、制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続される。
【0076】
図5Bに示すように、メモリセルアレイMs+1は、アレイ状に配置される複数のセルユニットCUs+1から構成される。セルユニットCUs+1の一端は、制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)に接続され、その他端は、制御線Ls+2(j−1),Ls+2(j),Ls+2(j+1)に接続される。
【0077】
但し、図5A及び図5Bにおいて、sは、1,3,5,7,…とする。
【0078】
制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の一端に、スイッチ素子SW1を介して、第1制御回路3が接続される。スイッチ素子SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型電界効果トランジスタ(FET : Field effect Transistor)から構成される。
【0079】
制御線Ls(j−1),Ls(j),Ls(j+1)の第2方向の一端に、スイッチ素子SW2を介して、第2制御回路4が接続される。スイッチ素子SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0080】
制御線Ls+2(j−1),Ls+2(j),Ls+2(j+1)の第2方向の一端に、スイッチ素子SW2’を介して、第2制御回路4が接続される。スイッチ素子SW2’は、例えば、制御信号φs+2(j−1),φs+2(j),φs+2(j+1)により制御される。スイッチ素子SW2’は、例えば、Nチャネル型FETから構成される。
【0081】
図6は、第1及び第2制御回路のレイアウトの第2例を示している。尚、図6において、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の内部構成は、図5A又は図5Bに示されるメモリセルアレイと実質的に同じであるため、図6において、メモリセルアレイの内部構成の図示は省略する。
【0082】
第2例のレイアウトが第1例のレイアウトと異なる点は、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第1方向の両端に、それぞれ第1制御回路3が配置され、かつ、メモリセルアレイMs,Ms+1,Ms+2,Ms+3の第2方向の両端に、それぞれ第2制御回路4が配置されることにある。但し、図6のsは、1,5,9,13,…とする。
【0083】
制御線Ls+1(i−1),Ls+1(i),Ls+1(i+1)の第1方向の両端に、スイッチ素子SW1を介して、第1制御回路3がそれぞれ接続される。スイッチ素子SW1は、例えば、制御信号φs+1(i−1),φs+1(i),φs+1(i+1),φs+3(i−1),φs+3(i),φs+3(i+1)により制御される。スイッチ素子SW1は、例えば、Nチャネル型FETから構成される。
【0084】
制御線Ls(j−1),Ls(j),Ls(j+1)の第2方向の両端に、スイッチ素子SW2を介して、第2制御回路4がそれぞれ接続される。スイッチ素子SW2は、例えば、制御信号φs(j−1),φs(j),φs(j+1),φs+2(j−1),φs+2(j),φs+2(j+1)により制御される。スイッチ素子SW2は、例えば、Nチャネル型FETから構成される。
【0085】
ユニポーラ動作を用いた抵抗変化メモリにおいて、セット/リセット動作の対象となる選択セルユニットには、非オーミック素子(例えば、PINダイオード)に順バイアスが印加されるように、選択セルユニットが接続された2つの制御線の電位レベルが制御される。一方、選択セルユニットを除く残りのセルユニット(非選択セルユニット)には、非オーミック素子に逆バイアスが印加されるように、又は、非オーミック素子の端子間の電位レベルが同電位になるように、非選択セルユニットが接続された2つの制御線の電位レベルが制御される。
【0086】
セット動作時において、選択セルユニット内のメモリ素子に、例えば、3V〜6Vの電圧が10ns〜100ns程度の期間(パルス幅)、印加される。そのメモリ素子(高抵抗状態)に流すセット電流の電流値は、例えば、10nA程度で、その電流密度は、1×105〜1×107A/cm2の範囲内の値にされる。これによって、選択セルユニット内のメモリ素子の抵抗状態は、高抵抗状態から低抵抗状態に変化する。
【0087】
リセット動作時において、選択セルユニット内のメモリ素子には、0.5V〜3Vの電圧が200ns〜1μs程度の期間(パルス幅)、印加される。そのメモリ素子(低抵抗状態)に流すリセット電流の電流値は、1μA〜100μA程度であり、電流密度としては、1×103〜1×106A/cm2の範囲内の値にされる。これによって、選択セルユニット内のメモリ素子の抵抗状態は、低抵抗状態から高抵抗状態に変化する。
【0088】
尚、セット電流の電流値とリセット電流の電流値とは互いに異なる。また、メモリ素子のセット/リセット動作が、電流/電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニット内のメモリ素子の抵抗値を変化させるための電圧値/期間(パルス幅)は、メモリ素子を構成する材料に依存する。
【0089】
抵抗変化メモリの読み出し動作は、セット/リセット動作時と同様に、選択セルユニット内の非オーミック素子に、順バイアスが印加されるように、選択された制御線の電位レベルが制御される。読み出し電流I-readの電流値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流I-setの電流値及びリセット電流I-resetの電流値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定される。
【0090】
図5A乃至図6に示される抵抗変化メモリにおいて、クロスポイント型メモリセルアレイ2の制御線と、チップ1内の周辺回路3,4とを接続するために、配線を引き回すスペースがチップ1内に設けられる。この配線を引き回すスペースのことを、本実施形態においては、配線領域とよぶ。
【0091】
例えば、図7に示されるように、配線領域15は、クロスポイント型メモリセルアレイ2が設けられる領域(以下、メモリセルセルアレイ領域とよぶ)12に隣接して、基板(例えば、層間絶縁膜)11上に設けられる。そして、メモリセルアレイ領域12及び配線領域15の下方の半導体基板(アクティブ領域)表面に、制御回路3,4や他の回路6,7,8,9,10が、周辺回路として、設けられる。
【0092】
尚、図7において、メモリセルセルアレイ領域12を取り囲むように、配線領域15が設けられているが、これに限定されず、配線領域15内の配線のレイアウトに応じて、メモリセルアレイ領域12の第1方向(又は、第2方向)の一端のみに隣接して、配線領域15が設けられてもよいし、メモリセルアレイ領域12の第1方向(又は、第2方向)の一端及び他端に隣接して、配線領域15が設けられてもよい。
【0093】
クロスポイント型メモリセルアレイが含む複数の制御線は、メモリセルアレイ領域12内から配線領域15内に引き出される。図7において、図示の簡単化のため、複数の制御線のうち、第2方向に延在する制御線L1(j)と第1方向に延在する制御線L2(i)とが図示されている。
【0094】
配線領域15内において、制御線L1(j),L2(i)の線幅の変換、制御線(配線)間の配線ピッチの変換、あるいは、異なる配線レベルの配線間の接続などが、実行される。
【0095】
配線領域15内の配線40は、例えば、メモリセルアレイ領域12から連続して延在している。但し、配線領域15内の配線40は、配線領域15内に個別に設けられ、メモリセルアレイ領域12から配線領域15内に引き出された制御線L1(i),L2(j)と、配線領域15内で接続される配線も存在する。
【0096】
配線領域15内には、コンタクト電極(図示せず)が設けられる。コンタクト電極は、異なる配線レベルの2以上の配線40を電気的に接続する。コンタクト電極は、配線40の一部分に設けられたコンタクト部41と接触する。本実施形態において、配線レベルとは、基板表面を基準とした配線の高さ(第3方向における位置)を意味する。
【0097】
本実施形態の半導体装置(ここでは、抵抗変化メモリ)は、制御線L1(j),L2(i)及び配線40が、リング状のコンタクト部41を有することを特徴とする。以下では、配線領域15内において、配線40(制御線L1(j),L2(i))がリング状のコンタクト部41を有する場合について述べる。但し、本実施形態は、リング状のコンタクト部41が、メモリセルアレイ領域12内で、制御線L1(j)、L2(i)及び配線40に設けられた場合を含むのは、もちろんである。
【0098】
図8乃至図10を用いて、リング状のコンタクト部41を有する配線について、説明する。図8は、配線40のコンタクト部41が形成された部分を抽出した平面図である。図9は、図8のIX−IX線に沿う断面図である。図10は、リング状のコンタクト部41が設けられた配線とコンタクト電極との接続関係を説明するための模式図である。
【0099】
図8乃至図10に示すように、2つの配線40,50が配線領域15内に設けられる。
【0100】
基板11上に層間絶縁膜17を介して、配線40、配線50、層間絶縁膜81、層間絶縁膜82及び層間絶縁膜83が設けられている。配線40は、層間絶縁膜82内に設けられ、配線50は、配線40より下層の層間絶縁膜81内に設けられる。層間絶縁膜82上には、層間絶縁膜83が設けられている。
配線40及び配線50は、層間絶縁膜81,82,83の積層方向(第3方向)において、上下に重なるように、それぞれ異なる配線レベルに設けられている。
【0101】
図8乃至図10において、配線40は第1方向に延在し、配線50は第1方向に交差する第2方向に延在しているが、2つの配線40,50が上下(第3方向)に重なるレイアウトで設けられていれば、2つの配線40,50が他の方向にそれぞれ延在していてもよいし、2つの配線40,50が同じ方向に延在していてもよい。
【0102】
コンタクト部41は、配線40の一部分に設けられる。コンタクト部41が設けられる配線40の部分(箇所)は、配線の延在方向における配線40の端部である場合もあるし、配線の端部以外の部分の場合もある。
【0103】
コンタクト部41は、基板11表面に対して平行方向(水平方向)において、配線40の延在方向(図8中では、第1方向)に対して交差する方向(図8中では、第2方向)に突出している。尚、配線40のコンタクト部41は、配線40の延在方向に対して交差する方向に突出する部分だけでなく、配線40の延在方向に延在する部分も含んでいる。
【0104】
コンタクト部41は、配線40より下層の配線レベルの配線50の上方に形成される。コンタクト部41は、下層の配線50と上下に重なる位置に配置されている。
【0105】
本実施形態のコンタクト部41は、基板11表面に対して垂直方向(第3方向)から見て、リング状の平面形状を有する。本実施形態において、リング状とは、角型環状又は円環状の形状であり、コンタクト部の外周部を除く部分は、貫通孔になっている。
【0106】
平面形状がリング状のコンタクト部41には、開口部(貫通孔)49が設けられている。開口部49は、配線50の上方に位置している。本実施形態において、コンタクト部41の開口部49を除いた部分を、リング部48とよぶ。
【0107】
図8において、コンタクト部41のリング部48及び開口部49は、四角状の平面形状を有しているが、この平面形状に限定されない。
【0108】
コンタクト電極60は、2つの層間絶縁膜82,81にまたがって、層間絶縁膜82,81内に形成されたコンタクトホール内に、埋め込まれている。コンタクト電極60は配線レベルの異なる2つの配線40,50に接触する。
【0109】
コンタクト電極60は、配線40のコンタクト部41内に設けられたリング部48に接触する。そして、コンタクト電極60は、配線40のコンタクト部41内に設けられた開口部49を経由(貫通)して、配線40より下層の配線50の上面に接触する。
【0110】
基板表面に対して水平方向において、コンタクト電極60は、コンタクト部41上面に接触する部分61の寸法が、その部分61より下方の部分62の寸法より大きくなっている。つまり、コンタクト電極60の断面形状は、下向きに凸の形状になっている。
【0111】
以下では、コンタクト電極60において、コンタクト部41の上面より上の部分61のことを上部電極部61とよび、上部61より下側の部分62のことを下部電極部62とよぶ。
【0112】
基板表面に対して水平方向における下部電極部62の寸法は、コンタクト部41の開口部49の寸法以下になっている。
【0113】
尚、コンタクト電極60は、2つの電極部61,62を含んでいるが、1つの連続した導電体から構成されている。また、図8において、コンタクト電極60の平面形状は、四角形状になっているが、円形状や楕円形状など曲線を含む平面形状であってもよい。
【0114】
図10を用いて、各配線40,50とコンタクト電極60との接触面積について、説明する。図10において、配線40,50及びコンタクト電極60を覆う層間絶縁膜の図示は、省略する。ここでは、配線50を下層(第1の配線レベル)の配線50とよび、配線40を上層(第2の配線レベル)の配線40とよぶ。
【0115】
また、説明の簡単化のため、コンタクト部41内に設けられた開口部49の平面形状を、四角形状とする。これと同様に、コンタクト電極60の上面及ぶ底面の形状を、四角形状とする。但し、上述のように、コンタクト部41、開口部49及びコンタクト電極60の平面形状は、四角形状に限定されず、円形状や楕円形状など曲線を含む形状や、四角形の角が欠けた又は角が丸くなった形状でも、本実施形態に適用可能である。
【0116】
図10において、図8及び図9で説明したように、上層の配線40はリング状のコンタクト部41を有している。コンタクト電極60は、コンタクト部41によって上層の配線40に接触するとともに、リング状の開口部49を貫通して、下層の配線50に接触する。これによって、コンタクト電極60は、上層の配線40と下層の配線50とに電気的に接続される。
【0117】
図10において、コンタクト部41のリング部48の線幅は、“RW”で示される。リング部48の線幅RWは、配線40の線幅LW以上になっている。
【0118】
図10において、コンタクト部41内に設けられた開口部49の第1方向に沿う辺の寸法は“X1”で示され、開口部49の第2方向に沿う辺の寸法は“Y1”で示される。開口部49の第3方向に沿う寸法は“Z1”で示される。寸法Z1は、配線40及びコンタクト部41の膜厚と実質的に同じである。
【0119】
図10に示されるように、コンタクト電極60の上部電極部61の上面の第1方向に沿う寸法は、“Xce”で示され、上部電極部61上面の第2方向に沿う寸法は、“Yce”で示される。コンタクト電極60の上端からコンタクト部48までの第3方向に沿う寸法は、“Zce”で示される。上部電極部61の寸法Xce,Yceは、上部電極部61が埋め込まれる層間絶縁膜(図示せず)のコンタクトホール上面の大きさに依存する。また、コンタクト電極60の上部電極部61の寸法Zceは、上部電極部61が埋め込まれる層間絶縁膜の膜厚に依存する。
【0120】
コンタクト部41(リング部48)とコンタクト電極60との接触面積(図10中の斜線で示す領域Ace1,Ace2)S1は、コンタクト電極60の上部電極部61底面とコンタクト部41上面との接触面積Ace1及びコンタクト電極60の下部電極部62と開口部49(リング部48)の側面との接触面積Ace2の和となる。
【0121】
コンタクト電極60の上部電極部61底面とコンタクト部41上面との接触面積は、コンタクト電極60の底面の面積(Xa×Ya)から開口部49の上面の面積(X1×Y1)を引いた値に相当する。
コンタクト電極60の下部電極部62と開口部49(リング部48)の側面との接触面積は、開口部49の側面の面積(Z1×(2×X1+2×Y1))に相当する。
それゆえ、コンタクト部41とコンタクト電極60との接触面積S1は、次の(式1)によって求められる。
S1=(Xce×Yce−X1×Y1)+Z1×(2×X1+2×Y1)・・・(式1)
コンタクト電極60の下部電極部62は、開口部49を貫通して、配線40より下層の配線50に接触する。下部電極部62の上面の寸法は、例えば、開口部49の寸法X1,Y1と実質的に同じである。
【0122】
図10において、下部電極部62の底面の第1方向に沿う寸法は“X2”で示され、下部電極部62の第2方向に沿う寸法は“Y2”で示される。この場合、コンタクト電極60の下部電極部62と下層の配線50との接触面積S2は、次の(式2)で示される。
S2=X2×Y2 ・・・(式2)
尚、上部電極部61の第3方向の寸法Zceが大きくなると、コンタクト電極60の上部電極部61底面の寸法Xa,Yaは、上部電極部61の上面Xce,Xceより小さくなる傾向がある。また、開口部49を介して、コンタクトホールが形成されるため、開口部49の寸法X1,Y1は、下部電極部62の底面の寸法X2,Y2とほぼ等しくなる。但し、上部電極部61の底面の寸法Xa,Yaと上部電極部61の上面の寸法Xce,Yceとの関係と同様に、下部電極部62の第3方向の寸法(高さ)H2の大きさに応じて、コンタクト電極60の下部電極部62の底面の寸法X2,Y2は、下部電極部62の上面の寸法X1,Y1よりも小さくなる傾向がある。
【0123】
これらの傾向は、第1方向(又は第2方向)の寸法と第3方向の寸法との比(アスペクト比)に依存するので、コンタクト部41の開口部49の寸法、コンタクト電極60を埋め込むコンタクトホールの開口寸法、層間絶縁膜の膜厚を考慮することで、各配線40,50とコンタクト電極60との接触面積S1,S2の大きさは、制御可能である。
【0124】
尚、開口部の第3方向の寸法Z1、つまり、配線40及びコンタクト部41の膜厚Z1が、コンタクト電極60の上部電極部61の寸法Xce(Xa),Yce(Ya)より十分小さい場合、コンタクト部41と上部電極部61との接触面積S1の実効的な値は、コンタクト部41(リング部48)の上面と上部電極部61の底面との接触面積Ace1になる。
【0125】
上述のように、本実施形態の半導体装置、例えば、抵抗変化メモリにおいて、コンタクト電極60は、上層の配線40に設けられたリング状のコンタクト部41の開口部49を経由して、下層の配線50に達する。つまり、コンタクト部41の開口部49の大きさ及び下層の配線50に対する開口部49の位置を決定することで、コンタクト電極60の下部電極部62と下層の配線50との合わせ位置(アライメント)を決定できる。
【0126】
それゆえ、本実施形態において、コンタクト電極60と下層の配線50とのアライメントのずれは、コンタクトホールの形成時のマスクと配線とのアライメントのずれの影響は小さくなり、上下に重なる位置に設けられた配線40,50間のアライメントのずれの影響のみになる。
【0127】
このため、本実施形態で述べた抵抗変化メモリのように、1つのコンタクト電極60が複数の配線40,50にまたがって設けられる半導体装置において、コンタクト電極60が埋め込まれるコンタクトホールを形成するためのリソグラフィ工程やエッチング工程に起因する各配線40,50とコンタクト電極60とのアライメントの制約は緩和される。
【0128】
したがって、本実施形態の半導体装置(例えば、抵抗変化メモリ)は、配線に設けられるコンタクト部41の平面形状をリング状にすることによって、コンタクト電極60及びそれを埋め込むコンタクトホールの寸法、配線40及びコンタクト部41の寸法を大きくせずとも、配線レベルの異なる複数の配線に接続されるコンタクト電極60のアライメントのずれに対するマージンを確保できる。この結果として、本実施形態の半導体装置は、コンタクト電極やコンタクト部の寸法を大きくせずともよいので、配線領域の占有面積が増大するのを防止できる。
【0129】
また、本実施形態において、上層の配線40とコンタクト電極60の上部電極部61との接触面積S1は、(式1)に示されるように、開口部49の寸法X1,Y1をパラメータに含んでいる。
コンタクト電極60は開口部49を貫通して配線50に達するため、コンタクト電極60の下部電極部62の底面の寸法X2,Y2は、開口部49の寸法X1,Y1に依存する。
【0130】
上層の配線40とコンタクト電極60(上部電極部61)との接触面積S1は、コンタクト電極60が埋め込まれるコンタクトホールの大きさ、及び、コンタクト部41のリング部48の寸法によって、調整できる。但し、配線領域15の占有面積を大きくしないために、コンタクトホールの大きさ(開口寸法)は小さいほうが好ましい。
コンタクト部41を所定の面積にする場合において、開口部49の面積(寸法X1,Y1)及びリング部48の線幅RWの大きさは、調整できる。
例えば、リング状のコンタクト部41において、リング部48の線幅RWが大きくなると、コンタクト電極60と配線40に設けられたコンタクト部41とのアライメントのずれに対するマージンを大きくできる。
また、リング部48の線幅RWが大きくなると、上部電極部61の寸法Xce,Yceを大きくすることができ、コンタクト電極60の上部電極部61とコンタクト部41との接触面積を大きくできる。
【0131】
それゆえ、本実施形態の半導体装置において、コンタクト部41のリング部48の線幅を調整することで、コンタクト電極60の寸法、及びコンタクト部41とコンタクト電極60とのアライメントのずれに対するマージンを大きくできる。また、上層の配線40とコンタクト電極60との接触抵抗の増大を抑制できる。
【0132】
一方、コンタクト電極60は開口部(リング部48内側の空隙)49を経由して下層の配線50に接触するため、開口部49の面積が大きくなると、下層の配線50に対するコンタクト電極60の接触抵抗を小さくできる。
【0133】
それゆえ、本実施形態の半導体装置において、コンタクト部41の開口部49の面積を調整することで、配線とコンタクト電極との間の接触抵抗を小さくできる。
【0134】
尚、コンタクト部41の面積を一定とした場合、開口部49の面積(寸法X1,Y1)が大きくなると、リング部48上面と上部電極部61底面との接触面積は小さくなる。しかし、開口部49内におけるリング部48側面と下部電極部62側面との接触面積Ace2は、大きくなるため、コンタクト部(配線)の膜厚を厚くしておけば、開口部49が大きくなっても、上層の配線40のコンタクト部41とコンタクト電極60との接触面積の低下の影響は、小さくなる。
【0135】
下層の配線50とコンタクト電極60(下部電極部62)との接触面積S2は、開口部49の寸法によって、調整(制御)できる。
【0136】
つまり、リング部の線幅RW及び開口部49の寸法X1,Y1を調整することによって、接触面積S1と接触面積S2との大きさを同じにできる。
【0137】
この結果として、本実施形態の半導体装置において、上層の配線40とコンタクト電極60との間に生じる接触抵抗の大きさを、下層の配線50とコンタクト電極60との間に生じる接触抵抗の大きさと同じにでき、複数の配線に生じる接触抵抗のばらつきを低減できる。
【0138】
以上のように、本実施形態に係る半導体装置によれば、コンタクト電極と配線とを案対して接続できる。
【0139】
(2) 具体例
図11乃至図19を用いて、本実施形態の具体例について、ReRAM(Resistive RAM)やPCRAM(Phase Change RAM)などの抵抗変化メモリを例に挙げて、説明する。
【0140】
尚、図1乃至図10を用いて説明した構成要素と実質的に同じ構成要素、同じ効果に関しては、ここでの詳細な説明は省略する。
【0141】
(a) 構造
図11乃至図13を用いて、本実施形態の具体例の抵抗変化メモリの構造について、説明する。尚、図11及び図13において、図の手前方向及び奥行き方向の部材については、破線で示している。
【0142】
図11は、本具体例で述べるメモリセルアレイ領域12及び配線領域15の断面構造を模式的に示す図である。図11において、メモリセルアレイ領域12は、第1方向に沿う断面構造が示されている。
【0143】
図11において、配線領域15が、メモリセルアレイ領域12の第1方向の一端に配置された例が示されているが、配線領域15は、配線のレイアウトに応じて、メモリセルアレイ領域12の第1方向の他端あるいは、メモリセルアレイ領域12の第2方向の一端及び他端に配置されているのはもちろんである。
【0144】
図11に示されるように、メモリセルアレイ領域12内には、クロスポイント型メモリセルアレイ2が設けられる。そのため、メモリセルアレイ領域12は、積層されたセルユニットCU1,CU2,CU3,CU4,CU5によって、構成される。セルユニットCU1,CU2,CU3,CU4,CU5は、制御線L1,L2,L3,L4,L5,L6をそれぞれ挟んで、基板11上に積層されている。セルユニットCU1,CU2,CU3,CU4,CU5及び制御線L1,L2,L3,L4,L5,L6は、層間絶縁膜80によって覆われている。
【0145】
配線領域15内には、配線40A,40B,40C,50及びコンタクト電極60A,60B,60Cが設けられている。
【0146】
配線領域15内の層間絶縁膜17上には、3つの配線50,51,52が設けられている。配線50,51,52は、第1方向と交差する方向(例えば、第2方向)に延在している。
【0147】
配線領域15内において、配線50,51,52より上層に、配線40A,40B,40Cが設けられている。配線40A,40B,40Cは、配線50,51,52と交差する方向に延在している。
【0148】
図11に示されるように、配線40Aは、制御線L2と同じ配線レベルに形成され、制御線L2に電気的に接続されている。配線40Bは、制御線L4と同じ配線レベルに設けられ、配線40Bは、配線40Aより上層に位置している。配線40Bは、制御線L4に電気的に接続されている。配線40Cは、制御線L6と同じ配線レベルに形成され、配線40Bより上層に位置している。配線40Cは、制御線L6に電気的に接続されている。
【0149】
尚、図11では、制御線L2,L4,L6のそれぞれと同じ配線レベルの配線40A,40B,40Cが図示されているが、制御線L1,L3,L5と同じ配線レベルの配線が、配線領域15内に設けられているのはもちろんである。
【0150】
配線40A,40B,40Cは、リング状のコンタクト部41A,41B,41Cをそれぞれ有している。
【0151】
コンタクト電極60A,60B,60Cは、リング状のコンタクト部41A,41B,41Cの開口部を経由して、異なる配線レベルに設けられた複数の配線を接続する。
【0152】
配線40Aは、リング状のコンタクト部41Aを貫通するコンタクト電極60Aによって、配線50に接続される。配線40Bは、リング状のコンタクト部41Bを貫通するコンタクト電極60Bによって、配線51に接続される。
【0153】
例えば、配線40Cは、リング状のコンタクト部41Cを貫通するコンタクト電極60Aによって、制御線L5と同じ配線レベルの中間層70に接続される。制御線L5は、制御線L4と制御線L6との間の配線レベルに位置している。また、制御線L5と中間層70は同じ材料から構成されている。
【0154】
中間層70は、リング状のコンタクト部を有さず、コンタクト電極60Cは、中間層70を貫通しない。中間層70は、コンタクト電極69によって、配線52に接続されている。その結果として、コンタクト部41C内の開口部を経由するコンタクト電極60C、中間層70及び通常のコンタクト電極69が適宜組み合わされて、上層の配線40Cと下層の配線52とが電気的に接続されている。
【0155】
図12は、図11の領域XIIを第3方向(上側)から見た平面図を示している。図13は、図12のA−A’線及びB−B’線に沿う断面を示している。図13において、違いの明確化のため、層間絶縁膜を図示せずに、A−A’線及びB−B’線に沿う断面を、互いに隣り合わせて、図示している。
【0156】
図12及び図13に示されるように、配線50及び配線51は、第3方向から見て第1方向に並んで配置され、配線50及び配線51は、同じ配線レベル(基板11上)に設けられている。
【0157】
配線40A及び配線40Bは、平面内において、そのコンタクト部41A,41Bが設けられている部分で、第3方向から見て第2方向に並んで配置されている。配線40Aと配線40Bとは、それぞれ異なる配線レベルに設けられている。尚、配線40A及び配線40Bは、所定の配線レイアウトになるように、配線領域15内で引き回される。
【0158】
配線40Aのコンタクト部41Aは、配線40Bのコンタクト部41Bと上下に重ならない位置に設けられている。リング状のコンタクト部41Aは配線50上方に位置し、リング状のコンタクト部41Bは配線51上方に位置している。
【0159】
配線40Aに設けられたリング状のコンタクト部41Aは、基板11の表面に対して水平方向において配線40B側に突出している。配線40Bに設けられたリング状のコンタクト部41Bは、基板表面に対して水平方向において配線40A側に突出している。コンタクト部41A,41Bが突出する向きは、互いに反対向きになっている。このように、平面内において、第3方向から見て基板11表面に対して水平方向に隣接している配線において、コンタクト部41A,41Bの突出する向きが互い違いになるように、コンタクト部41A,41Bが配置されることによって、配線領域15の面積が増大するのを抑制される。
【0160】
尚、図11乃至図13に示される例では、異なる配線レベルのコンタクト部41A,41Bにおいて、それらのコンタクト部41A,41Bが互い違いに突出するように配置された例が示されているが、同じ配線レベルの2つのコンタクト部が、互い違いに突出する場合においても、同様の効果が得られるのはもちろんである。
【0161】
図11乃至図13に示される抵抗変化メモリは、図8乃至図10を用いて説明したように、平面形状がリング状のコンタクト部41A,41Bを有する配線40A,40Bを備え、そのコンタクト部41A,41Bのリング部48A,48Bの線幅及び開口部49A,49Bの寸法を制御することによって、上層の配線40A,40Bと下層の配線50,51とに対するコンタクト電極60A,60Bのアライメントのずれに対するマージンを確保できる。
【0162】
したがって、本実施形態の具体例の抵抗変化メモリは、配線領域15内のコンタクト部41A,41Bやコンタクト電極60A,60B、配線40A,40B,50,51の寸法を大きくせずに、アライメントのずれに対するマージンを確保でき、チップ(基板11)表面に対する配線領域15の占有面積の増大が抑制される。
【0163】
コンタクト部41A,41Bのリング部48A,48Bの線幅を、アライメントのずれを考慮した寸法にすることによって、コンタクト電極60A,60Bと上層の配線40A,40Bの接触面積をある所定の範囲内に確保できる。また、コンタクト部41A,41Bの開口部49A,49Bの寸法を制御することによって、コンタクト電極60A,60Bと下層の配線50,51との接触面積を調整できる。
【0164】
これによって、本実施形態の具体例の抵抗変化メモリは、各配線40A,40B,50,51とコンタクト電極60A,60Bとの接触抵抗を低減できる。また、後述するように、各配線40A,40B,50,51とコンタクト電極60A,60Bとの接触抵抗のばらつきを低減できる結果として、配線40A,40B,50,51の電気的特性のばらつきが抑制される。そのため、コンタクト電極60A,60Bと各配線40A,40B,50,51とを、電気的に安定して接続できる。
【0165】
尚、異なる配線レベルの配線40A,40Bに接続される2つのコンタクト電極60A,61が、同時の工程で形成される場合に、上述の効果がより顕著に得られる。
【0166】
以上のように、本実施形態の具体例に係る抵抗変化メモリによれば、配線のアライメントのずれの発生及び電気的特性のばらつきを抑制できる。
【0167】
(b) 製造方法
図14A乃至図19を用いて、本実施形態の半導体装置の製造方法の一例として、本実施形態の具体例としての抵抗変化メモリの製造方法を例に挙げて、説明する。
【0168】
図14Aは、本実施形態の具体例に係る抵抗変化メモリの製造方法の一工程におけるメモリセルアレイ領域12の平面構造を示し、図14Bは、配線領域15の平面構造を示している。図14Cは、図14AのD−D’線に沿う断面構造、及び、図14BのE−E’線に沿う断面構造をそれぞれ示している。尚、図14AのD−D’線に沿う断面は、図2に示されるメモリセルアレイ領域12の第1方向に沿う断面に対応している。
【0169】
図14A乃至図14Cに示されるように、導電層が、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法が用いられて、基板(例えば、層間絶縁膜17)11上に、堆積される。導電層は、メモリセルアレイ領域12内の最下層の制御線及び配線領域12内の最下層の配線になる。
【0170】
その導電層上に、セルユニットの整流素子(非オーミック素子)及びメモリ素子を形成するための複数の層が、例えば、CVD(Chemical Vapor Deposition)法やスパッタ法を用いて、順次堆積される。セルユニットを構成するための複数の層の積層順序は、図4に示される整流素子及びメモリ素子の構成に応じて、異なる。
【0171】
セルユニットが図3Bに示される構成を有する場合、非オーミック素子は、例えば、PINダイオードである。この場合、3つの半導体層が、配線層上に形成された非オーミック素子の下部電極層上に、積層される。最上層の半導体層(例えば、P型半導体層)上に、PINダイオードの上部電極層として、例えば、シリサイド層が形成される。
【0172】
シリサイド層上に、メモリ素子の下部電極層、抵抗変化膜及び上部電極層が順次積層される。
【0173】
また、メモリセルアレイ領域12に対する各層が堆積されるのと同時に、配線領域15内の基板上11に、複数の層が堆積される。
【0174】
基板11上の導電層及び複数の層は、フォトリソグラフィ技術や側壁加工技術、RIE(Reactive Ion Etching)法を用いて、加工され、第2方向に延在する制御線L1及び積層体100Aが形成される。積層体100Aは、制御線L1上に形成されている。複数の制御線L1及び複数の積層体100Aは、第2方向に交差する第1方向に並んで配置されている。
【0175】
メモリセルアレイ領域12に対する加工と同時に、配線領域15に対する加工が実行される。例えば、配線領域15内において、積層体100Aと同じ構成の複数の層は除去され、制御線L1と同じ配線レベルに、所定の配線レイアウト及び形状の複数の配線50が、形成される。
【0176】
この後、層間絶縁膜81が、例えば、CVD法や塗布法によって、メモリセルアレイ2及び配線領域15内の基板11上に、形成される。これによって、第1方向に隣接するセルユニット間に、層間絶縁膜81が埋め込まれる。基板11(層間絶縁膜17)上の配線50は、層間絶縁膜81によって覆われる。
【0177】
層間絶縁膜81に対する平坦化処理の後、層間絶縁膜81上に、導電層59Aが、例えば、スパッタ法やCVD法を用いて、堆積される。
【0178】
ここで、RIE法を用いて積層体100Aを第2方向に分割することによって、セルユニットを形成し、最下層のメモリセルアレイを形成してもよい。しかし、この段階で積層体100Aを第2方向に分割する加工を実行せずに、基板側から2番目のメモリセルアレイM2の構成部材を導電層59A上に堆積させて、最下層(1番目)のメモリセルアレイM1と2番目のメモリセルアレイM2とに対する第2方向の加工(エッチング)を同時に実行することが、製造工程の簡略化のために好ましい。
【0179】
この場合、導電層59A上に、基板側から2番目のメモリセルアレイM2を構成するための複数の層(積層体)100B’が形成される。そして、後述の工程によって、第2方向に対する上層の積層体100B’の加工と、第1方向に延在する下層の積層体100Aに対する第2方向の加工とが共通に実行される。これによって、クロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層(各配線レベル)のメモリセルアレイ毎に第1方向及び第2方向に対する加工を行う場合に比較して、簡便になり、且つ、その製造コストが削減される。
【0180】
図14A乃至図14Cに示されるように、メモリセルアレイ領域12内の積層体100B’及び配線領域15内の積層体101上に、第2方向に対する加工のためのマスク材が堆積される。そのマスク材は、フォトリソグラフィ技術及びRIE法によって所定のレイアウト及び形状に加工され、積層体100B’,101上に、複数の芯材91が形成される。芯材(マスク材)91は、導電層91に対してエッチング選択比が確保される材料からなる。
尚、芯材91と積層体100B’との間に、マスクパターンが転写されることによって実質的なマスクとなる層(転写層)が設けられてもよい。
【0181】
図14Aに示されるように、メモリセルアレイ領域12内において、芯材91は、第1方向に延在する直線状の平面パターンを有している。複数の直線状の芯材91は、第2方向に隣接して配置される。
【0182】
直線状の芯材91の第2方向における寸法(線幅)W1は、例えば、フォトリソグラフィによる加工限界寸法以下に設定される。第2方向に隣接する2つの芯材91の隣接ピッチptc1は、例えば、積層体100Aの第1方向における寸法の4倍程度である。
【0183】
図14Bにおいて、配線領域15内の芯材91’は、第1方向に延在している芯材91’が図示されている。但し、配線領域15内の芯材91’は、メモリセルアレイ領域12内のレイアウト及び形状とは異なって、後述の工程で形成される配線のレイアウトに応じて、所定のレイアウト及び形状を有するように、パターニングされている。
【0184】
配線領域15内の芯材91’は、メモリセルアレイ領域12から配線領域15に連続する部材であってもよいし、メモリセルアレイ領域12の芯材91とは分断された部材であってもよい。
【0185】
芯材91’は、芯材91’の延在方向と交差する方向(例えば、第2方向)に突出した突起部92を有する。ここで、芯材91’の突起部92以外の部分を、主体部ともよぶ。
【0186】
突起部92は、例えば、下層の配線50と上下に重なる位置に形成される。突起部92は、配線50に接続されるコンタクト電極の形成位置に設けられる。突起部92の第1及び第2方向における寸法DX1,DX2は、配線に設けられるコンタクト部の大きさ応じて、適宜設定される。
【0187】
各芯材91’に設けられる突起部92は、互いに隣接する2つの芯材91’において互い違いに突出するように、設けられる。
【0188】
芯材91’の突起部92以外(主体部)の部分の第2方向における寸法(線幅)W2は、例えば、メモリセルアレイ領域12内の芯材91の線幅W1以上である。
【0189】
2つの芯材91’の主体部の隣接ピッチptc2は、ある芯材91’の突起部92が隣接する他の芯材に接触しないように、メモリセルアレイ領域12内の2つの芯材91の隣接ピッチptc1より大きくなっている。
【0190】
図15Aは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程におけるメモリセルアレイ領域12の平面構造を示し、図15Bは、その製造方法の一工程における配線領域15の平面構造を示している。図15Cは、図15AのF−F’線に沿う断面構造、及び、図15BのG−G’線に沿う断面構造を示している。
【0191】
図15A乃至図15Cに示されるように、側壁マスク材が、芯材91,91’を覆うように、例えば、CVD法やスパッタ法が用いられて、メモリセルアレイ領域12及び配線領域15内の導電層59上に堆積される。側壁マスク材は、芯材91,91’及び導電層59Aに対してエッチング選択比を確保できる材料からなる。
【0192】
側壁マスク材に対して異方性エッチングが実行されると、芯材91,91’の側面上にマスク材が残存し、側壁マスク93A,93A’が芯材91,91’の周囲を取り囲むように自己整合的に形成される。側壁マスク93A,93A’は、その形成直後、芯材91,91’の周囲に沿って、閉ループ状の平面形状を有している。芯材91,91’の延在方向の端部において、側壁マスク93A,93A’のループした部分は切断され、側壁マスク93A,93A’は、それぞれ独立したパターンにされる。
【0193】
図15A及び図15Cに示されるように、メモリセルアレイ領域12内において、直線状の芯材91の側面に沿って、側壁マスク93Aが形成される。メモリセルアレイ2内において、側壁マスク93Aは、直線状のパターンを有し、第1方向に延在している。
【0194】
メモリセルアレイ2内の側壁マスク93Aの第2方向における寸法(線幅)は、例えば、フォトリソグラフィの加工限界寸法より小さくなっており、例えば、芯材91の線幅W1とほぼ同じ、または、その線幅以下になっている。第2方向に隣接する2つの側壁マスク93Aの隣接ピッチptc3は、例えば、側壁マスク93Aの線幅W3と芯材91の線幅の和になっている。
【0195】
図15B及び図15Cに示されるように、配線領域15内において、芯材91’の側面上に、側壁マスク93A’が形成される。上述のように、配線領域15内の芯材91’は第2方向に突出した突起部92を有しているため、その突起部92の形状に起因して、配線領域15内の側壁マスク93’の形状は、湾曲する。以下では、配線領域15内の側壁マスク93A’において、突起部92の形状に応じて湾曲した部分94Aのことを、特に、湾曲部94Aとよぶ。湾曲部94Aは、例えば、凹部状(又は、U字状)の平面形状を有する。
【0196】
配線領域15内の第2方向に互いに隣接する側壁マスク93A’において、湾曲部94A以外の部分の隣接ピッチptc4は、芯材91’の線幅W2と側壁マスク93A’の線幅W4の和に、実質的に等しい。
【0197】
配線領域15内の側壁マスク93A’の第2方向における寸法(線幅)W4は、例えば、メモリセルアレイ領域12内の側壁マスク93Aの線幅W3と実質的に同じである。湾曲部94Aの側壁マスク93A’も線幅W4を有している。
【0198】
但し、側壁マスク93A’の線幅W4は、芯材91’間の隣接ピッチptc4に依存して、側壁マスク93Aの線幅W3と異なる場合もある。換言すると、隣接ピッチptc4を調整することで、側壁マスク93A及び湾曲部94Aの線幅W4の寸法を制御できる。
【0199】
側壁マスク93A’の湾曲部94Aとその湾曲部94Aに隣接する側壁マスク92の部分は、互いに接触しない間隔を有している。この間隔は、図14Bの芯材91’の突起部92が形成されるときに、突起部92とその突起部に隣接する芯材91’との間隔を調整することによって、設定される。
【0200】
図16Aは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程における、配線領域15の平面構造を示している。図16Bは、図16AのH−H’線に沿う断面構造、及び、図16AのI−I’線に沿う断面構造を示している。尚、本工程において、メモリセルアレイ領域12の構造は、図15A乃至図15Cで示される製造工程と実質的に同じであるため、ここでの図示は省略する。
【0201】
図16A及び図16Bに示す工程において、メモリセルアレイ領域12及び配線領域15内の芯材が、例えば、ウェットエッチングやRIE法などを用いて、選択的に除去される。その結果として、側壁マスク93A’の湾曲部94Aに囲まれ、且つ、一部分において側壁マスク92,93A’が分断された分断部を有する開口OPが形成される。この後、配線領域15において、フォトリソグラフィ技術を用いて、レジストマスク95Aが、積層体101上に形成される。
【0202】
レジストマスク95Aは、湾曲部94Aに形成された開口OPの分断部において分断された側壁マスク93A’の一端及び他端を第1方向に架橋するように、形成される。湾曲部94Aとレジストマスク95Aとに囲まれた部分は、空隙になっている。レジストマスク95Aは、第2方向に隣接する側壁マスク94Aの部分に接触しないように、形成される。
【0203】
図16A及び図16Bに示されるように、レジストマスク95Aと側壁マスク93A’の湾曲部94Aとによって、リング状のマスクパターン99Aが形成される。また、リング状のマスクパターン99Aに囲まれた開口OPは空隙になっており、この開口OPにより積層体101の上面が露出する。
【0204】
リング状のマスクパターン99Aにおいて、その開口部の第1方向の寸法X1は、湾曲部94Aの第2方向に延在する2つの部分の間隔に依存する。つまり、図14Bの芯材91’の突起部92の第1方向の寸法によって、マスクパターン99Aの開口部の第1方向の寸法X1が決まる。
【0205】
リング状のマスクパターン99において、その開口部の第2方向の寸法Y2は、湾曲部94Aの第2方向の大きさ、湾曲部94Aに対するレジストマスク95Aの形成位置、レジストマスク95Aの大きさ(寸法)に依存する。
【0206】
尚、メモリセルアレイ領域12において、芯材が除去されるのみで、レジストマスクは形成されない。
【0207】
側壁マスク93A,93A’,94A及びレジストマスク95Aを用いて、導電層及び積層体が加工される。
【0208】
図17は、側壁マスク及びレジストマスクをマスクに用いて、導電層及び積層体を加工した後の断面構造が示されている。図17は、図15AのF−F’線、図15AのJ−J’線、図16AのH−H’線及び図16AのI−I’線に相当する加工後の断面構造を、それぞれ並べて、図示している。
【0209】
メモリセルアレイ領域12において、第1方向に延在する直線状の側壁マスクに基づいて、第1方向に延在する積層体100B及び制御線L2が形成される。
【0210】
また、制御線L1上の第2方向に延在する積層体が、第1方向に延在する側壁マスクに基づいて加工され、積層体が複数のセルユニットCU1に分割される。但し、この工程において、下層の制御線L1はエッチングされない。セルユニットCU1は、下層の制御線L1と上層の制御線L2との交差箇所に設けられる。メモリの動作時、制御線L1及び制御線L2のうち、いずれか一方がワード線として駆動され、残りの他方がビット線として駆動される。
【0211】
このように、メモリセルアレイ領域12において、複数のセルユニットCU1が2次元に配列されたメモリセルアレイM1が形成される。
【0212】
メモリセルアレイ領域12に対する加工と同時に、配線領域15内の導電層が、図16A及び図16Bで示された側壁マスク93A’及びレジストマスク95Aによって加工される。
【0213】
これによって、所定の配線レイアウト及び配線形状に基づいて、メモリセルアレイ領域12から配線領域15へ延在する配線40Aが、形成される。例えば、メモリセルアレイ領域12内の制御線L2と配線領域15内の配線40Aとは、切断されずに、連続した導電線となっている。
【0214】
配線領域15内の配線40Aには、湾曲部94Aにおいてレジストマスク95Aと側壁マスク93A’から構成されたリング状のマスクパターン99Aによって、リング状のコンタクト部41Aが形成される。リング部48の内側には、コンタクト部41Aの開口部49Aが形成される。
【0215】
コンタクト部41Aのリング部48Aの線幅及び面積は、側壁マスク93A’及びレジストマスク95Aの線幅に対応して、決定される。コンタクト部41Aの開口部49の大きさは、芯材91’の突起部92の第1及び第2方向の寸法、レジストマスク95Aの寸法、側壁マスク93A’の湾曲部94Aに対するレジストマスク95Aの形成位置に対応して、決定される。
【0216】
図14A乃至図14Cに示される工程において、芯材91’が形成されるとき、第2方向に隣接する2つの芯材において、芯材91’に設けられる突起部のそれぞれが、隣接する芯材側に向かって互い違いに形成されている。このため、その芯材91’及び側壁マスク93A’に基づいて加工されるリング状のコンタクト部41Aも、2つの配線において隣接する配線側の向かって互い違いに形成される。つまり、配線領域15内のレイアウトが、2つのコンタクト部41Aが互いに対向するレイアウトを有することは、生じない。
【0217】
このように、リング状のコンタクト部41Aの形成位置が互いに隣接する配線に対して互い違いにずれていることによって、コンタクト部41Aの平面形状がリング状になっても、コンタクト部41Aの形成による配線領域の占有面積の増大は、抑制される。
【0218】
図17に示されるように、2つのメモリセルアレイM1,M2に対する第2方向の加工が同時に実行される。これと同時に、配線領域15内の配線に対する加工も同時に実行される。この後、側壁マスクやレジストマスクが除去される。また、配線領域15内において、配線領域15内に残存した積層体100Bの構成部材が、除去される。尚、配線領域15内における積層体100Bと同じ構成部材は、除去せずに、ダミー層として、配線領域15内に残存させてもよい。
【0219】
この後、第2方向に隣接するセルユニットCU1間及び第2方向に隣接する積層体100B間に、層間絶縁膜(図示せず)が、例えば、塗布法やCVD法を用いて、埋め込まれる。これと同時に、配線領域15内においても、層間絶縁膜が堆積される。
【0220】
図18Aは、本実施形態の具体例としての抵抗変化メモリの製造方法の一工程における、配線領域15の平面構造を示している。図18Bは、図18AのH−H’線に沿う断面構造、及び、図18AのK−K’線に沿う断面構造を、並べて図示している。また、図18Bには、図18Aに示される工程におけるメモリセルアレイ領域12の第2方向に沿う断面構造も図示されている。
【0221】
図18A及び図18Bに示される工程において、図14A乃至図17に示される工程と実質的に同じ工程で、基板側から3番目のメモリセルアレイM3の構成部材及び導電層が、2番目のメモリセルアレイM2の構成部材(積層体)上に順次堆積される。メモリセルアレイM2を構成する積層体とメモリセルアレイM3を構成するための積層体100Cの第1方向に対する加工が、同時に実行される。メモリセルアレイM2,M3の加工と同時に、第2方向に延在する制御線L3が形成される。
【0222】
例えば、この制御線L3に対して、図14A乃至図17に示した工程と同様の工程によって、第2方向側の配線領域内の配線に、リング状のコンタクト部が形成される。
【0223】
2番目のメモリセルアレイM2を構成するセルユニットCU2が形成された後、層間絶縁膜82が、メモリセルアレイ領域12内及び配線領域15内に、堆積される。
【0224】
そして、メモリセルアレイ領域12及び配線領域15内において、第1方向に延在する制御線を形成するための導電層59Bが、層間絶縁膜82上に堆積される。さらに、導電層59B上に、基板側から4番目のメモリセルアレイM4の構成部材100D’が、形成される。
【0225】
図18A及び図18Bに示されるように、構成部材100D’上に、図14A乃至図16Bに示される工程と同様の工程によって、メモリセルアレイ領域12内において、直線状の側壁マスク93Bが形成され、配線領域15内において、湾曲部94Bを有する側壁マスク93B’が形成される。また、レジストマスク95Bが、湾曲部94Bの開口した部分にまたがるように、積層体100D’上に形成される。これによって、リング状のマスクパターン99Bが、配線51及び導電層59B上方に形成される。例えば、リング状のマスクパターン99Bは、マスクパターン99Bより下層の配線レベルに形成されたリング状のコンタクト部41Aに対して、上下(第3方向)に重ならない位置に形成される。
【0226】
湾曲部94Bとレジストマスク95Bとに囲まれた部分は、第1及び第2方向においてある寸法を有する空隙になっている。上層の配線のコンタクト部を形成するためのマスクパターン99Bの空隙の寸法は、下層の配線40Aのリング状のコンタクト部41Aの開口部49の寸法と同じでもよいし、異なる寸法でもよい。
【0227】
図18A及び図18Bに示すように、リング状のマスクパターン99Bによって形成されるコンタクト部は、配線40Aより上層の配線レベルに形成される。
このように、異なる配線レベルの配線にそれぞれ設けられるコンタクト部に対しても、第3方向から見て第2方向(又は、第1方向)に互い隣接する配線において、リング状のコンタクト部が平面内に互い違いにレイアウトされるようにマスクパターンが形成されることによって、リング状のコンタクト部が設けられる配線領域15の占有面積を小さくできる。
【0228】
側壁マスク及びレジストマスクを用いて、メモリセルアレイ領域12内に、第3番目のメモリセルアレイM3及び4番目のメモリセルアレイを構成する積層体が形成され、配線領域15内には、リング状のコンタクト部を有する配線が、形成される。それから、配線領域15内において、セルユニットの構成部材が除去され、メモリセルアレイ領域12及び配線領域15内に、層間絶縁膜が堆積される。
【0229】
図19A及び図19Bは、本実施形態の具体例としての抵抗変化メモリの製造工程の一工程をそれぞれ示している。図19A及び図19Bは、配線領域15に対する製造工程の一工程の断面構造が図示され、その断面構造は、図18AのH−H’線及びK−K’線に沿う断面に対応している。尚、ここでは、メモリセルアレイ領域12に対する製造工程の図示は、省略する。
【0230】
図19Aに示されるように、2つの異なる配線レベルに、リング状のコンタクト部41A,41Bが形成された後、それぞれ異なる配線レベルの配線40A,40Bに対するコンタクト電極60Aを埋め込むためのコンタクトホールCHA,CHBが形成される。これらのコンタクトホールCHA,CHBは、層間絶縁膜81,82,83内に、一度のエッチングによって形成される。コンタクトホールCHA,CHBは、配線40A,40Bにそれぞれ設けられたリング状のコンタクト部41A,41Bの上面の一部を露出させるとともに、コンタクト部41A,41Bの開口49A,49Bを経由して、配線50及び配線51の上面を露出させる。図19Bに示されるように、コンタクトホールCHA,CHB内に、コンタクト電極60A,60Bが、同時に埋め込まれる。
【0231】
このように、複数の配線レベルの配線に対して、コンタクトホールCHA,CHBが一括に加工(エッチング)されることによって、抵抗変化メモリを製造するための工程数が削減される。
【0232】
従来のコンタクト電極の形成工程において、ある配線レベルより下層に設けられた複数の配線に対して1つのコンタクト電極が形成される場合、下層及び上層の配線に接続されるコンタクト電極60Aのアライメントは、複数の配線レベルの配線のうち、いずれか1つの配線に設定され、他の配線に直接アライメントを合わせることができない。そのため、コンタクト電極と直接アライメントを合わせることが不可能な配線との間のアライメントがずれる可能性がある。これは、抵抗変化メモリの製造歩留まりの低下を、引き起こす可能性がある。製造歩留まりの低下を防止するため、従来の抵抗変化メモリにおいて、配線の寸法やそれに設けられるコンタクト部の寸法、又は、コンタクトホールの寸法を大きくすることによって、アライメントのそれに対するマージンを大きくする必要がある。
【0233】
また、アライメントのずれにより、コンタクト電極と各配線との接触面積がばらつく。特に、直接アライメントを合わせることができない配線は、コンタクト電極の一部分が配線(コンタクト部)の一部分に接触する(引っ掛かる)のみなので、アライメントのずれの影響は大きくなる。
【0234】
その結果として、コンタクト電極と各配線との接触抵抗がばらつき、配線の電気的特性がばらつく可能性がある。
【0235】
本実施形態の半導体装置、例えば、抵抗変化メモリは、配線40A,40Bに形成されるコンタクト部41A,41Bは、リング状の平面形状を有する。
【0236】
コンタクト電極60A,60Bとリング状のコンタクト部41A,41Bを有する配線40A,40Bとのアライメントは、コンタクト部41A,41Bのリング部48Aによって、決定される。
【0237】
リング状のコンタクト部41B,41Bを有する配線40A,40Bより下層の配線に対するコンタクト電極60A,60Bのアライメントは、リング状のコンタクト部41A,41Bの開口部(リング部の内側)49A,49Bの第1方向の寸法X1,X1’及び第2方向の寸法によって、決定される。
【0238】
つまり、上層の配線40A,40Bとコンタクト電極60A,60Bとのアライメントは、リング部48A,48Bの面積の範囲内で設定され、下層の配線50,51とコンタクト電極60A,60Bとのアライメントは、開口部49A,49Bの大きさの範囲内で設定される。
【0239】
それゆえ、本実施形態の具体例としての抵抗変化メモリのように、コンタクト部41A,41Bがリング状の平面形状を有することによって、コンタクト電極60A,60Bのアライメント(コンタクトホールの形成位置)は、コンタクト部41A,41Bとその下方の配線との間のアライメントのずれのみを考慮して決定すればよくなる。
【0240】
したがって、本例の抵抗変化メモリのように、配線40A,40Bにリング状のコンタクト部41A,41Bを形成することによって、複数の配線レベルにまたがって複数の配線40A,40B,50,51に共通に接続されるコンタクト電極60A,60Bにおいて、コンタクト電極60A,60Bの形成時のアライメントに対する制約は緩和される。
【0241】
また、コンタクト部41A,41Bのリング部48A,48Bの寸法及び面積を、コンタクト電極60A,60Bとコンタクト部とのアライメントのずれを考慮して設計することで、コンタクト部41,41Bを有する配線40A,40Bのそれぞれにおいて、コンタクト電極60A、60Bとリング状のコンタクト部41A,41Bとの接触面積A−xy,A’−xyがばらつくのを抑制できる。
【0242】
また、リング状のコンタクト部41A,41Bの上面にコンタクト電極60A,60Bが接触することにより、コンタクト電極60A,60Bとコンタクト部41A,41Bとが第1方向又は第2方向のいずれか、又は、第1及び第2方向の両方に対してあわせずれを起こした場合においても、コンタクト電極60A,60Bとリング状のコンタクト部41A,41Bとの接触面積A−xy,A’−xyがばらつくのを抑制できる。
比較例として、図16Aにおいて、レジスト95Aを形成せずにリング状のコンタクト部の一部分が分断されている場合を考える。その比較例において、コンタクト電極60A,60Bとコンタクト部41A,41Bとが第2方向にアライメントのずれを起こした場合、それらがアライメントのずれを起こさない場合に比較して、コンタクト電極60A,60Bとコンタクト部41A,41Bとの接触面積が変化してしまう。その結果として、コンタクト電極60A,60Bと配線40A,40Bとの接触抵抗が変化する。
【0243】
一方、コンタクト部41,41Bがリング状の平面形状を有することによって、コンタクト電極60A,60Bとコンタクト部41A,41Bとが第1又は第2方向のいずれか、又は、第1及び第2方向の両方の方向にアライメントのずれを起こした場合であっても、コンタクト電極60A,60Bとリング状のコンタクト部41A,41Bとの接触面積A−xy,A’−xyは、一定になる。その結果として、コンタクト電極60A,60Bと配線40A,40Bとの接触抵抗が変化することを防止できる。
【0244】
上層の配線40A,40Bに対するのと同様に、下層の配線50,51に対しても、コンタクト部41A,41Bの開口部49A,49Bの寸法及び面積を調整することによって、コンタクト電極60A,60Bと配線50,51との接触面積B−xy,B−xy’のばらつきを抑制できる。
【0245】
加えて、コンタクト部41A,40Bの開口部(リング部48A,48Bの内側)49A,49Bの大きさを制御することによって、下層の配線50,51とコンタクト電極60A,60Bとの接触面積B−xy,B’−xyを、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触面積A−xy,A’−xyを考慮して、設定できる。
【0246】
それゆえ、接触面積のばらつきに起因して、配線の接触抵抗がばらつくのを抑制できる。
【0247】
尚、コンタクト部41A,41Bのリング部48A,48B及び開口部48A,48Bの寸法は、図14A乃至図18Bに示される工程で形成される芯材の突起部の大きさ、配線領域15内における側壁マスクの寸法、レジストマスクの寸法及びレジストマスクの湾曲部に対する形成位置によって、制御できる。
【0248】
この後、メモリセルアレイ領域12内のメモリセルアレイ及び配線の数が所定の積層数になるまで、図14A乃至図18Bに示される工程と実質的に同様の工程が繰り返し実行される。
【0249】
尚、ここでは、メモリセルアレイ領域12の第1方向に隣接する配線領域15に対する製造工程について述べたが、メモリセルアレイ領域12の第2方向に隣接する配線領域においても、制御線及び配線の配線レベルが異なるのみで、図14A乃至図18Bを用いて説明した工程と、実質的に同じ工程で、リング状のコンタクト部を有する配線及び各配線レベルの配線に接続されるコンタクト電極を形成できる。
【0250】
ここでは、リング状のコンタクト部を形成するためのマスクは、側壁マスク及びレジストマスクを組み合せて形成されたが、リング状のコンタクト部を形成するためのマスクは、レジストマスクのみで形成されてもよい。
【0251】
以上の工程によって、図8乃至図13に示されるような、本実施形態の具体例としての抵抗変化メモリが完成する。
【0252】
図8乃至図13を用いて説明したように、配線領域15内の配線40A,40Bは、リング状のコンタクト部41A,41Bを有する。コンタクト電極60A,60Bは、コンタクト部41A,41Bのリング部48A,48Bに接触することによって、上層の配線40A,40Bに電気的に接続される。これとともに、コンタクト電極60A,60Bは、リング状のコンタクト部41A,41Bの開口部49A,49Bを経由して、下層の配線50,51,に電気的に接続される。
【0253】
これによって、抵抗変化メモリのように、1つのコンタクト電極60が積層された複数の配線40A,40B,50,51にまたがって設けられる半導体装置において、下層の配線50,51に対するコンタクト電極60A,60Bのアライメントは、コンタクト部41A,41Bのリング部48Aの内側(開口部49A,40B)の寸法/位置で決定される。
【0254】
そのため、各配線40A,40B,50,51とコンタクト電極60A,60Bとのアライメントの制約、例えば、配線間のアスペクト比や近接効果による配線の寸法の変化など、プロセス的な観点からの配線−コンタクト電極間のアライメントの制約は緩和される。
【0255】
それゆえ、本実施形態によれば、配線レベルの異なる配線間に接続されるコンタクト電極のアライメントのずれに対するマージンを確保できる。
【0256】
リング状のコンタクト部41A,41Bを有する上層の配線40A,40Bとコンタクト電極60A,60Bの接触面積は、コンタクト部41A,41Bのリング部48A,48Bの大きさ(線幅)によって、決定される。下層の配線50,51とコンタクト電極60A,60Bとの接触面積は、開口部49A,49Bの大きさによって、決定される。
【0257】
そのため、コンタクト部41A,41Bにおけるリング部48A,48Bの寸法及び開口部49A,49Bの寸法を調整(制御)することによって、各配線40A,40B,50,51とコンタクト電極60A,60Bとの接触面積を実質的に同じにでき、接触抵抗のばらつきを抑制できる。それゆえ、本実施形態によれば、各配線に生じる電気的特性のばらつきを抑制できる。
【0258】
ここで、リング部48A,48Bの線幅を大きくした場合、上部電極部61の寸法Xce,Yceを大きくでき、コンタクト電極60の上部電極部61とコンタクト部41との接触面積を大きくできる。その結果として、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触抵抗を低減できる。
【0259】
また、開口部49A,49Bの面積は大きくなる。下層の配線50,51とコンタクト電極60A,60Bとの接触面積は、開口部49の寸法によって、調整(制御)できる。それゆえ、開口部49A,49Bの面積を大きくすることによって、下層の配線50,51とコンタクト電極60A,60Bとの接触面積を大きくでき、コンタクト電極60A,60Bと下層の配線層50,51との間の接触抵抗を低減できる。
【0260】
このように、本実施形態において、リング部48A,48B及び開口部49の面積を調整することによって、配線50,51とコンタクト電極60A,60Bとの接触抵抗を小さくできる。また、リング部48A,48Bの線幅や開口部49の面積を調整することによって、下層の配線50,51とコンタクト電極60A,60Bとの接触面積を、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触面積と同じできる。この結果として、上層の配線40A,40Bとコンタクト電極60A,60Bとの接触抵抗の大きさを、下層の配線50,51とコンタクト電極60A,60Bとの接触抵抗の大きさと同じにでき、各配線に生じる接触抵抗のばらつきを低減できる。
【0261】
以上のように、本実施形態に係る半導体装置(例えば、抵抗変化メモリ)の製造方法は、配線のアライメントのずれの発生及び配線の電気的特性のばらつきを抑制した半導体装置を製造できる。その結果、本実施形態に係る半導体装置の製造方法によれば、コンタクト電極と配線とを安定して接続できる半導体装置を提供できる。
【0262】
(3) 変形例
図20乃至図23を用いて、本実施形態に係る半導体装置(例えば、抵抗変化メモリ)の変形例について、説明する。
【0263】
図16A及び図18Aを用いて説明したように、側壁マスクの湾曲した部分(湾曲部)とレジストマスクとを組み合わせることによって、平面形状がリング状のマスクパターンが形成される。このリング状のマスクパターンに基づいて、導電層が加工されることによって、平面形状がリング状のコンタクト部が、配線に形成される。
【0264】
側壁マスクとレジストマスクとを組み合わせることによって、1つのマスクパターンが形成される場合、側壁マスクの湾曲部に対するレジストマスクの形成位置に応じて、リング状のコンタクト部の平面形状が変化する。
【0265】
図20は、側壁マスクの湾曲部94とレジストマスク95のレイアウトを示す平面図である。側壁マスクの湾曲部94に囲まれた部分の内側(開口49X)のx方向における寸法DX1は、側壁マスクを形成するための芯材の突起部(図14B参照)のx方向(図14Bの第1方向)の寸法によって設定され、湾曲部94に囲まれた部分の内側(開口49X)のy方向における寸法DY1は、芯材の突起部のy方向(図14Bの第2方向)の寸法によって設定される。
【0266】
レジストマスク95は、リング状のマスクパターンを形成するために、湾曲部94によって形成された開口49Xをx方向に架橋するように、湾曲部94によって分断された側壁マスク93の一端及び他端にまたがって形成される。このため、レジストマスク95のx方向における寸法DL1は、開口49Xのx方向における寸法DX1以上になっている。
【0267】
但し、リング状のマスクパターンを形成するために、レジストマスク95が開口49Xの全体を覆わないように、レジストマスク95のy方向の寸法DW1や湾曲部94上におけるレジストマスク95の形成位置が調整されることが、必要である。
【0268】
レジストマスク95のy方向における寸法DW1及び湾曲部95に対するレジストマスクの形成位置に応じて、リング状のコンタクト部の平面形状は変形する。
【0269】
図21A及び図21Bは、本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例において、配線に設けられたリング状のコンタクト部41V,41Xの平面構造をそれぞれ示している。
【0270】
例えば、図20において、レジストマスクの寸法DW1が側壁マスク93のy方向の寸法(線幅)MWより大きい場合、図21Aに示されるように、リング状のコンタクト部41Vは、配線から湾曲している部分(第1の部分)48と、湾曲部48の反対側に突出した(凸した)部分(第2の部)47Bを、有する。
【0271】
図20のレジストマスク95の形成位置が、側壁マスク93上において湾曲部(リング部)が湾曲する側と反対側にずれた場合も、図21Aのように、コンタクト部41Vに突出部47Aが形成される。
【0272】
第2の部分47Aの線幅(y方向の寸法)RWaは、例えば、第1の部分48の線幅RWよりも太い。尚、第2の部分47Aの線幅RWaは、例えば、配線40の線幅より太い。リング部48の線幅RWは、例えば、配線40の線幅以上になっている。また、配線の延在方向(y方向)における突出部の寸法dRW1は、図20における配線40からレジストマスク95がy方向に突出した大きさに依存する。例えば、配線40の幅(側壁マスク93の線幅MW)が第1の部分48の線幅RWよりも細い場合、マスクの湾曲する側の反対側にコンタクトホールの形成位置がずれた場合におけるアライメントのマージンが小さくなってしまう。そこで、レジストマスク95の寸法DW1を側壁マスク93の線幅MWよりも太くすることによって、マスクの湾曲する側の反対側にコンタクトホールの形成位置がずれた場合におけるアライメントのマージンを大きくできる。この結果として、コンタクト電極と配線とを安定に接続できる。
【0273】
配線の延在方向(x方向)における突出部の寸法dLA1は、図20のレジストマスク95のx方向の寸法DL1に依存する。x方向における凸部47Aの寸法は、リング部48の内側(開口49)のx方向の寸法より大きい。但し、配線の延在方向(x方向)における突出部の寸法dLA1は、リング部48の外側のx方向の寸法RWxより小さい場合もあるし、リング部48の外側のx方向の寸法RWx以上の場合もある。
【0274】
これとは反対に、図20のレジストマスク95のy方向の寸法DW1が、側壁マスク93のy方向の寸法(形成される配線の線幅)MWより小さい場合、又は、図20のレジストマスク95の形成位置が、湾曲部(リング部)94が突出する側にずれた場合、コンタクト部41Xは、そのリング部48の湾曲した部分に対向する部分が、リング部48の湾曲する側に窪んだ(凹んだ)形状を有する。また、配線の延在方向(y方向)における窪みの寸法dRW2は、図20における配線40からレジストマスク95がy方向に窪んだ大きさに依存する。
【0275】
上述の例において、配線に設けられたコンタクト部のリング部及び開口部は、四角形状の平面形状の平面形状を有する構造が示されているが、マスク(芯材)の形状やエッチングの条件に応じて、コンタクト部の平面形状が変形する場合もある。
【0276】
図22A及び図22Bは、本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例において、配線に設けられたリング状のコンタクト部41V,41Xの平面構造をそれぞれ示している。
【0277】
例えば、図22Aに示されるように、コンタクト部41Yのリング部48Yの平面形状が、楕円形状や円形状のように、曲線を含むパターンとなる場合がある。この場合、開口部49Yの平面形状も、楕円形状や円形状になる。
【0278】
また、図22Bに示されるように、コンタクト部41Zのリング部48Zの平面形状は、四角形状の角が欠けた形状となり、リング部48Zは多角形状の平面形状を有する場合もある。これと同様に、開口部49Zも、その角が欠け、多角形状になる。また、リング部48Z及び開口部49Zは、四角形状の角が丸くなった形状となる場合もある。
【0279】
図23は、本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例において、配線40X,40Yに設けられたリング状のコンタクト部71X,71Y及びコンタクト電極60Zの断面構造を示している。
【0280】
上述の例では、1つのコンタクト電極が、配線に設けられたリング状のコンタクト部を経由して、積層された2つの配線にまたがって形成される場合について、例示されている。但し、図23に示されるように、コンタクト電極60Zは、リング状のコンタクト部71X,71Yの開口部を経由して、3つの以上の配線40X,40Y,40Zにまたがって、形成されてもよい。
【0281】
この場合においても、層間絶縁膜(図示せず)に形成されるコンタクトホールの寸法D1、コンタクト部70X,70Yのリング部78X,78Yの寸法RW1,RW2及びコンタクト部70X,70Yの開口部79X,79Yの寸法D2,D3を調整(制御)することによって、各配線40X,40Y,40Zとコンタクト電極60Zとの接触面積を実質的に同じにできる。
【0282】
図23に示すように、1つのコンタクト電極60Zが、複数のコンタクト部71X,71Yの開口部79X,79Yを経由する場合、上層に位置するコンタクト部71Xの開口部79Xの寸法D2が、そのコンタクト部71Xより下層のコンタクト部71Yの開口部79Yの寸法D3より大きくなっている。
【0283】
尚、配線40Xに接続されたコンタクト部71Xと基板11上の配線40Zとの間のコンタクト部71Yは、配線に接続されない中間層であってもよい。
【0284】
また、図23に示されるように、コンタクト電極60Zの各部分61,62,63は、積層される配線40X,40Y,40Zの間隔H1,H2,H3に依存して、その上面側の寸法が底面側の寸法より大きいテーパー状(台形状)の断面形状を有する場合がある。間隔H1,H2,H3は、例えば、配線間に介在する層間絶縁膜(図示せず)の膜厚に相当する。
【0285】
図21A乃至図23に示される本実施形態の半導体装置(例えば、抵抗変化メモリ)の変形例であっても、上述の基本例及び適用例で述べた効果と同様の効果が得られる。
【0286】
尚、コンタクト部の平面形状は、リング状の平面形状を有していれば、半導体装置(例えば、抵抗変化メモリ)の全てのコンタクト部が同じ平面形状を有せずともよく、コンタクト部の平面形状は、ある配線では四角形状であり、他の配線では楕円形状であってもよい。
【0287】
以上のように、本実施形態の半導体装置の変形例においても、コンタクト電極と配線とを安定して接続できる。
【0288】
[その他]
本実施形態に係る半導体装置は、ReRAMやPCRAMなどの抵抗変化メモリに適用できる。
【0289】
また、本実施形態において、クロスポイント型メモリセルアレイを有する抵抗変化メモリについて説明したが、本発明の例は、それに限定されない。例えば、BiCS(Bit Cost Scalable)技術で形成されたフラッシュメモリ(BiCSメモリ)の配線に、本実施形態で述べたリング状のコンタクト部を適用できる。
【0290】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【0291】
1:抵抗変化メモリ、2:クロスポイント型メモリセルアレイ、CU,CU1,CU2,CU3,CU4:セルユニット、20:メモリ素子、30:非オーミック素子、41,41A,41B:コンタクト部、48,48A,48B:リング部、49,49A,49B:開口部、47A:第2の部分、60,60A,60B:コンタクト電極、50,51:配線、L1,L2,L3,L4,L5:制御線、91,91’:芯材、92:突起部、93,93’:側壁マスク、94A,94B:湾曲部、95A,95B:レジストマスク。
【特許請求の範囲】
【請求項1】
基板と、
平面形状がリング状の第1のコンタクト部を有する第1の配線と、前記第1の配線より下層に設けられる第2の配線と、前記コンタクト部の前記リング状の部分を貫通して、前記第1の配線と前記第2の配線とを電気的に接続するコンタクト電極とを含み、前記基板上に設けられる配線領域と、
を具備することを特徴とする半導体装置。
【請求項2】
前記配線領域は、平面形状がリング状の第2のコンタクト部を有し、平面内において、前記第1の配線に隣り合う位置に配置される第3の配線を、さらに含み、
前記第1のコンタクト部は、前記基板表面に対して水平方向において、前記第3の配線側に突出し、
前記第2のコンタクト部は、前記基板表面に対して水平方向において、前記第1の配線側に突出し、
前記第1のコンタクト部と前記第2のコンタクト部の突出する向きは、互い違いになっていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記配線領域は、平面形状がリング状の第3のコンタクト電極を有し、前記第1の配線と異なる配線レベルにそれぞれ設けられた第4の配線を、さらに含み、
前記基板表面に対して垂直方向において、前記第3のコンタクト部は、前記1のコンタクト部と上下に重ならない位置に設けられていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1のコンタクト部は、
前記第1の配線から前記第1の配線の延在方向に交差する方向に突出した第1の部分と、
前記第1の部分が突出した側に対して反対側に突出した第2の部分と、
を含み、
前記第2の部分の線幅は、前記第1の部分の線幅よりも広いことを特徴とする請求項1乃至3のうちいずれか1項に記載の半導体装置。
【請求項5】
抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子を含むセルユニットと、第1の方向に延在し、前記セルユニットの一端に接続される第1の制御線と、前記第1の方向と交差する第2の方向に延在し、前記セルユニットの他端に接続される第2の制御線とを含み、前記配線領域に隣接して前記基板上に設けられるクロスポイント型メモリセルアレイを、さらに具備し、
前記第1の配線は、第1の制御線に接続されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項1】
基板と、
平面形状がリング状の第1のコンタクト部を有する第1の配線と、前記第1の配線より下層に設けられる第2の配線と、前記コンタクト部の前記リング状の部分を貫通して、前記第1の配線と前記第2の配線とを電気的に接続するコンタクト電極とを含み、前記基板上に設けられる配線領域と、
を具備することを特徴とする半導体装置。
【請求項2】
前記配線領域は、平面形状がリング状の第2のコンタクト部を有し、平面内において、前記第1の配線に隣り合う位置に配置される第3の配線を、さらに含み、
前記第1のコンタクト部は、前記基板表面に対して水平方向において、前記第3の配線側に突出し、
前記第2のコンタクト部は、前記基板表面に対して水平方向において、前記第1の配線側に突出し、
前記第1のコンタクト部と前記第2のコンタクト部の突出する向きは、互い違いになっていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記配線領域は、平面形状がリング状の第3のコンタクト電極を有し、前記第1の配線と異なる配線レベルにそれぞれ設けられた第4の配線を、さらに含み、
前記基板表面に対して垂直方向において、前記第3のコンタクト部は、前記1のコンタクト部と上下に重ならない位置に設けられていることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1のコンタクト部は、
前記第1の配線から前記第1の配線の延在方向に交差する方向に突出した第1の部分と、
前記第1の部分が突出した側に対して反対側に突出した第2の部分と、
を含み、
前記第2の部分の線幅は、前記第1の部分の線幅よりも広いことを特徴とする請求項1乃至3のうちいずれか1項に記載の半導体装置。
【請求項5】
抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子を含むセルユニットと、第1の方向に延在し、前記セルユニットの一端に接続される第1の制御線と、前記第1の方向と交差する第2の方向に延在し、前記セルユニットの他端に接続される第2の制御線とを含み、前記配線領域に隣接して前記基板上に設けられるクロスポイント型メモリセルアレイを、さらに具備し、
前記第1の配線は、第1の制御線に接続されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21A】
【図21B】
【図22A】
【図22B】
【図23】
【図2】
【図3A】
【図3B】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図17】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21A】
【図21B】
【図22A】
【図22B】
【図23】
【公開番号】特開2011−243705(P2011−243705A)
【公開日】平成23年12月1日(2011.12.1)
【国際特許分類】
【出願番号】特願2010−113533(P2010−113533)
【出願日】平成22年5月17日(2010.5.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年12月1日(2011.12.1)
【国際特許分類】
【出願日】平成22年5月17日(2010.5.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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