【課題】単方向電流で書き込みをすることを可能にするとともに回路面積が増大するのを防止することを可能にする。
【解決手段】第１強磁性層２１、第１非磁性層２３、第２強磁性層２５、第２非磁性層２７、および第３強磁性層２９がこの順序または逆の順序で積層された積層構造を有し第３強磁性層と第２強磁性層とが第２非磁性層を介して反強磁性的な交換結合をする強磁性積層膜２０を含むメモリセル１０を備え、第１強磁性層から第３強磁性層に向かう単一方向の電流を強磁性積層膜に流して、電流の大きさに応じて第１強磁性層に異なる磁化状態の書き込みを行うとともに第１強磁性層からの読み出しを行なう。 （もっと読む）

【課題】磁気トンネル接合磁気装置、メモリ、及び前記装置を用いた書き込み及び読み出し方法。
【解決手段】前記装置（１６）は、半導体又は絶縁体の層（２０ｂ）によって分離された基準層（２０ｃ）と記憶層（２０ａ）とを備える。記憶層の磁化のブロッキング温度は、基準層の磁化のブロッキング温度よりも小さい。装置はさらに、磁化のブロッキング温度よりも上に記憶層を加熱する手段（２２，２４）と、前記基準層の向きを変えることなく基準層の磁化に対して記憶層の磁化の向きを調整する磁場（３４）を記憶層に印加する手段（２６）と、を備える。 （もっと読む）

【課題】セル面積が小さい不揮発性ＳＲＡＭセルを提案する。
【解決手段】本開示に係わる半導体集積回路は、第１及び第２のインバーターＩＮＶ１,ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ｂＢＬが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６と、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の可変抵抗素子Ｒ１と、第１の端子に第２のトランジスタＩＮＶ２のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の可変抵抗素子Ｒ２とを備える。 （もっと読む）

【課題】自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。
【解決手段】半導体基板上に形成され、磁化方向が固定された固定層と、固定層上に形成された非磁性層と、非磁性層上に形成され、磁化方向が可変である自由層とを含むＭＴＪ素子１１と、半導体基板に形成されたアクティブ領域１２と、アクティブ領域１２に形成された第１の拡散領域及び第２の拡散領域を有し、第１の拡散領域が自由層に電気的に接続された第１の選択トランジスタとを備える。さらに、アクティブ領域１２に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、固定層に電気的に接続された第１の配線とを備える。 （もっと読む）

【課題】より良好な磁化特性を発現し、高記録密度化や高集積化に対応可能であると共に高い信頼性を有する磁気トンネル接合素子を提供する。
【解決手段】本発明のＭＴＪ素子は、ＮｉＦｅからなり、かつ、平坦化された上面を有する基体としての下部磁気シールド層１１０と、Ｔａからなり、かつ、スパッタエッチング処理により表層がアモルファス化された被覆層１２５と、シード層１４０と、ピンニング層５０と、ピンド層６０と、Ａｌ膜が酸化処理されてなるトンネルバリア層７０と、磁化フリー層８０と、キャップ層９０と、ＮｉＦｅからなり、下部磁気シールド層１１０と共に積層面と直交する方向にセンス電流を流すための電流経路となる上部磁気シールド層１００とを順に備えたものである。 （もっと読む）

減電圧のI/Oデバイスを含む抵抗ベースメモリが開示される。特定の一実施形態では、回路は、第1の抵抗メモリセルおよび第1の負荷トランジスタを含むデータ経路を含む。基準経路は、第2の抵抗メモリセルおよび第2の負荷トランジスタを含む。第1の負荷トランジスタおよび第2の負荷トランジスタは、回路内のコアトランジスタのコア供給電圧と同等の負荷供給電圧で動作するように構成された入出力(I/O)トランジスタである。
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直接接触を用いた磁気トンネル接合（ＭＴＪ）は、より低い抵抗、改善された生産量、及び、より単純な製造を有して製造される。より低い抵抗は、ＭＴＪの読み取り方法及び書き込み方法の両方を改善する。ＭＴＪ層（１２６）は、下部電極（１２４）上に堆積され、下部金属（１２２）に位置合わせされる。エッチング停止層（３０２）は、下部金属を囲う絶縁体のオーバーエッチングを防止するために下部金属に隣接して堆積され得る。下部電極は、実質的に平坦な表面を提供するためにＭＴＪ層の堆積前に平坦化される。さらに、下層（２０２）は、ＭＴＪの所望の特性を促進するためにＭＴＪ層の前に下部電極上に堆積され得る。
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【課題】電気的手段により磁気情報の書込みを行う磁気メモリセル及びそれを装備した大容量多値磁気メモリを提供する。
【解決手段】スピン蓄積層１上に配置した複数の磁気記録ビット３１〜３４と、１つの検出部によって磁気メモリセルを構成し、その磁気メモリセルを多数組み合わせて大容量磁気メモリを構成する。磁気記録ビットは、スピン蓄積層上に中間層、磁気記録層、障壁層、固定層、電極保護層を積層した構造を有し、検出部はスピン蓄積層上に中間層、固定層、電極保護層を積層した構造を有する。検出部は、各記録ビットを構成する磁気記録層の磁化方向の組合せを多値情報として電気的に検出する。 （もっと読む）

【課題】 既に市場で大量に生産されているＭ（マグネトプラムバイト）型フェライト磁石により、外部磁場で電流を誘起でき、外部磁場で電気分極の強度や方向を制御でき、また、外部電場で誘起した磁化の強度や方向を制御でき、且つ、室温の動作環境温度において動作可能なマルチフェロイックス素子を提供する。
【解決手段】 Ｍ（マグネトプラムバイト）型フェライトからなる強誘電性と強磁性を合わせもつマルチフェロイックス固体材料で、室温の動作環境温度において外部磁場を作用させることにより電流を誘起する。例えば、マルチフェロイックス素子は、ＢａＦｅ_12-x-δＳｃ_x Ｍｇ_δＯ₁₉（δ＝０．０５）結晶材料のＳｃ濃度ｘが１．６から２であるマルチフェロイックス固体材料１とそれを挟むように形成される金属電極２とからなる構造を有し、金属電極２に平行に交流磁界５を印加するように配置され、金属電極２間に誘起される電流を利用する。 （もっと読む）

【課題】３次元積層デバイスの歩留まりの向上を図れるリソグラフィ工程を含む半導体装置の製造方法を提供すること。
【解決手段】複数の層を基板上に積層してなる３次元積層デバイスであって、前記複数の層の各々がデバイス回路が含まれたデバイス構造を具備してなる半導体装置の製造方法であって、前記複数の層のリソグラフィ工程に使用され、前記デバイス回路に対応するパターンが互いに同じであり、前記原版の欠陥に基づいた品質、前記原版の前記基板への転写性に基づいた品質、または、前記原版の使用回数に関しての品質が順位付けされた複数の原版のうち、一定以上の品質を有する原版を、下層のリソグラフィ工程に使用し、前記複数の原版のうち、前記一定以上の品質を有する原版を除いた原版を、上層のリソグラフィ工程に使用することを特徴とする。 （もっと読む）

電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。
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【課題】容易に抵抗を調節することができ、高集積化が可能な導電構造物を含む半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に配置され、基板の導電領域を露出させる開口部を含む絶縁膜と、開口部内に配置されるバリア膜パターンと、バリア膜パターン上に配置され、開口部の外部に延長される酸化された部分及び開口部内に位置する酸化されなかった部分を含む導電パターンと、を具備し、導電パターンの幅がバリア膜パターンの厚さによって決定される。 （もっと読む）

【課題】高い記録密度を実現することができる情報記憶素子を提供する。
【解決手段】連続して形成された導電性の第１の磁性体を含むワード電極１と、第１の磁性体に接して形成された非磁性膜と、第１の磁性体に対して、非磁性膜５を介して接続された第２の磁性体とを含む。そして、ワード電極１の両端部に配置され、ワード電極１の端部の磁化の方向を設定するための磁化設定機構２と、第２の磁性体の保磁力を低減させるための保磁力低減機構と、ワード電極１と交差するように連続して形成された導電性のビット電極３を含む情報記憶素子を構成する。ワード電極１は、第１の磁性体を兼ねていてもよい。ビット電極３は、保磁力低減機構や第２の磁性体を兼ねていてもよい。 （もっと読む）

【課題】２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小する。
【解決手段】半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。各メモリセルは、第１のトランジスタＴ１、第２のトランジスタＴ２および抵抗性記憶素子１０から成る。ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成する。少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、第１のカラムユニットの中央寄りに配置される。 （もっと読む）

【課題】情報保存装置を提供する。
【解決手段】基板、基板上に垂直に配列された複数のナノワイヤを備え、複数のナノワイヤそれぞれは、情報を保存するための複数のドメインを有するメモリセルアレイ部、基板上に形成され、複数のナノワイヤのうち少なくとも一つを選択するナノワイヤ選択部、基板上に形成され、複数のナノワイヤのうち少なくとも一つに対してドメイン移動動作を制御するドメイン移動制御部、及び基板上に形成され、複数のナノワイヤのうち少なくとも一つに対する読み取り動作及び書き込み動作のうち少なくとも一つを制御する読み取り／書き込み制御部を備えるメモリセルである。 （もっと読む）

【課題】積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法を提供すること。
【解決手段】本発明は、マトリクス状に配置された柱状の複数のメモリセルＭＣを形成する工程と、直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行なワードライン４７ａ，４７ｃ，４７ｅを形成する工程と、直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつワードラインと同一平面視で交差するビットライン５６ｂ，５６ｄを形成する工程とを含み、ワードラインを形成する工程では、複数のメモリセルのうち同じワードラインまたはビットラインに接触する一群のメモリセルの端部に位置する端部メモリセルＭＣｅ１，ＭＣｅ３と所定間隔を隔てて配置され、メモリセルＭＣと同じ積層構造を有するダミーメモリセルＤＭＣ１，ＤＭＣ２を形成する。 （もっと読む）

【課題】高い垂直磁気異方性を有し、また、熱処理によっても垂直磁気異方性が劣化することのないスピン注入磁化反転素子、このスピン注入磁化反転素子を用いて構成される磁気ランダムアクセスメモリおよび光変調器、この光変調器を用いて構成される表示装置、ホログラフィ装置およびホログラム記録装置、この光変調器の製造方法を提供する。
【解決手段】スピン注入磁化反転素子１１は、下地層２１と、固定磁化膜層２２と、非磁性中間膜層２３と、自由磁化膜層２４とがこの順序で積層されたスピン注入磁化反転素子構造を有し、固定磁化膜層２２と自由磁化膜層２４における磁化の方向が膜面に垂直な方向であり、下地層２１は、銀膜層であることを特徴とする。 （もっと読む）

【課題】リードワード線およびライトワード線のドライブ回路を分割配置してレイアウト面線を減少させる。
【解決手段】
磁性体メモリセルＭＣは、メモリアレイに行列状に配置される。リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬｎは、磁性体メモリセルの行に対応して配置される。ライトワード線ＷＷＬ１〜ＷＷＬｍおよびリードビット線ＲＢＬ１〜ＲＢＬｍは、磁性体メモリセルの列に対応して配置される。この結果、リードワード線ドライバ３０ｒおよびリードワード線ドライバ３０ｗは、メモリアレイに対して異なる方向に隣接するように分割配置することができる。 （もっと読む）

【課題】大容量化が可能な磁気記憶装置を提供する。
【解決手段】第１方向に形成されたアクティブエリア１１と、アクティブエリア１１上に形成され、抵抗値の変化によってデータを記憶するＭＴＪ素子１２と、ＭＴＪ素子１２の両側のアクティブエリア１１上に、第１方向と直交する第２方向に形成されたセルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）とを備える。さらに、ゲート電極のＭＴＪ素子１２と反対側のアクティブエリア１１上に形成されたビット線コンタクト１３と、ＭＴＪ素子１２に接続され、第１方向に形成されたビット線ＢＬと、ビット線コンタクト１３に接続され、第１方向に形成されたビット線ｂＢＬとを備える。ＭＴＪ素子１２とビット線コンタクト１３がゲート電極を間に挟んで交互に配置されている。 （もっと読む）

スイッチング素子は、第１の部分と第２の部分とを有する第１の半導体層と、第１の部分と第２の部分とを有する第２の半導体層と、上記第１の半導体層と上記第２の半導体層との間に配置される絶縁層と、上記第１の半導体層の上記第１の部分と接触して第１の接合部を形成するとともに、上記第２の半導体層の上記第１の部分と接触して第２の接合部を形成する第１の金属コンタクトと、上記第１の半導体層の上記第２の部分と接触して第３の接合部を形成するとともに、上記第２の半導体層の上記第２の部分と接触して第４の接合部を形成する第２の金属コンタクトとを含み、上記第１の接合部と上記第４の接合部とはショットキー接触部であり、上記第２の接合部と上記第３の接合部はオーミック接触部である。
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