不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
【課題】積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法を提供すること。
【解決手段】本発明は、マトリクス状に配置された柱状の複数のメモリセルMCを形成する工程と、直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行なワードライン47a,47c,47eを形成する工程と、直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつワードラインと同一平面視で交差するビットライン56b,56dを形成する工程とを含み、ワードラインを形成する工程では、複数のメモリセルのうち同じワードラインまたはビットラインに接触する一群のメモリセルの端部に位置する端部メモリセルMCe1,MCe3と所定間隔を隔てて配置され、メモリセルMCと同じ積層構造を有するダミーメモリセルDMC1,DMC2を形成する。
【解決手段】本発明は、マトリクス状に配置された柱状の複数のメモリセルMCを形成する工程と、直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行なワードライン47a,47c,47eを形成する工程と、直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつワードラインと同一平面視で交差するビットライン56b,56dを形成する工程とを含み、ワードラインを形成する工程では、複数のメモリセルのうち同じワードラインまたはビットラインに接触する一群のメモリセルの端部に位置する端部メモリセルMCe1,MCe3と所定間隔を隔てて配置され、メモリセルMCと同じ積層構造を有するダミーメモリセルDMC1,DMC2を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装に関する。
【背景技術】
【0002】
従来、不揮発性半導体装置の代表としてフラッシュメモリが多用されている。しかしながら、このフラッシュメモリは微細化にも限界がある上に書き換え処理が煩雑であることから、近年、フラッシュメモリに代わる不揮発性半導体記憶装置として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。
【0003】
この可変抵抗素子として、たとえば、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。そして、抵抗変化型メモリでは、この抵抗変化素子とショットキーダイオードとの直列回路によってメモリセルを構成することができる。このメモリセルの形状は柱状であり、柱の下面、上面にそれぞれワードラインおよびビットラインが接続されている(たとえば、特許文献1参照)。この抵抗変化型メモリは、メモリセルの形状が柱状であることからメモリセルを縦方向に積層することが可能であるため、メモリセルをマトリクス状に2次元的に配置できる上に、縦方向に複数のメモリセルを積層した3次元構造化を図ることも可能である。
【0004】
近年、半導体回路上の最小線幅は、LSIの微細化にともない、現在主に製造に用いられる露光装置の光源波長の1/2以下の長さが求められるようになってきている。このように微細化が要求される昨今、上述した抵抗変化型メモリにおいては、従来から要求されていたラインパターン、ホールパターンの微細化に加えて、マトリクス状に残存させる柱状パターンの微細化も必要となっている。
【0005】
この柱状パターンは、ショットキーダイオードと抵抗変化素子とを構成する各材料層およびハードマスク層を積層した後、フォトリソグラフィ工程およびエッチング工程を行なうことによって形成される。ここで、この柱状のメモリセルは密周期でマトリクス状に形成され、開口角が大きくなる周期端部ではエッチング工程で生じる加工変換差が大きくなってしまっていた。このため、端部に位置するメモリセルにおいては、開口角が広い方向に向かってテーパーが生じ、メモリセルのサイズが大きくなってしまっていた。特に、端部に位置するメモリセルにおいては、下層配線の幅方向の直径が大きくなってしまうという現象が発生していた。この結果、異なる配線上に形成された端部のメモリセル同士がショートしてしまい、このショートしたメモリセルを介して配線間でショートが発生しまうという問題があった。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第4088324号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本願発明の一態様によれば、半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルを形成するメモリセル形成工程と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線を形成する第1の配線形成工程と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線を形成する第2の配線形成工程と、を含み、前記メモリセル形成工程は、前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【0009】
本願発明の一態様によれば、半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルと、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線と、前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルと、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【0010】
本発明によれば、積層構造を有する柱状のメモリセルと同じ積層構造を有するダミーメモリセルを端部メモリセルと所定間隔を隔てて形成することによって、端部メモリセルにテーパーが生じることを防止できるため、複数のメモリセル間のショート発生を防止でき、不揮発性半導体記憶装置の微細化と正常動作化とを実現することができる。
【0011】
また、本発明によれば、積層構造を有する柱状のメモリセルと同じ積層構造を有し端部メモリセルと所定間隔を隔てて配置されたダミーメモリセルを備えることによって、メモリセル間のショートのない微細かつ正常動作可能である不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【0012】
【図1】図1は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルの斜視図である。
【図2】図2は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルアレイの一部の斜視図である。
【図3】図3は、第1実施形態にかかる不揮発性半導体記憶装置要部の断面図である。
【図4】図4は、第1実施形態にかかる不揮発性半導体記憶装置の集積回路要部の平面図の一例を示す図である。
【図5】図5は、ダミーメモリセル、ダミー配線は設けられていない場合におけるメモリセルMC加工後の半導体ウェハを上面から見た図である。
【図6】図6は、実施の形態におけるメモリセル加工後の半導体ウェハを上面から見た図である。
【図7】図7は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図8】図8は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図9】図9は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図10】図10は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図11】図11は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図12】図12は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図13】図13は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図14】図14は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図15】図15は、実施の形態の変形例1における集積回路要部の平面図である。
【図16】図16は、実施の形態の変形例2における集積回路要部の平面図である。
【図17】図17は、実施の形態の変形例3における集積回路要部の平面図である。
【発明を実施するための形態】
【0013】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【0014】
(実施の形態)
先ず、図1を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置の概略構成について説明する。図1は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルの斜視図である。
【0015】
図1に示すように、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルMCは、柱状を有し、ダイオード素子と該ダイオード素子に直列接続する可変抵抗素子とが積層された構造を有する。ワードライン47は所定方向に延伸し、ビットライン56はワードライン47と同一平面視で交差するように延伸する。メモリセルMCは、ワードライン47およびビットライン56の交差部に両配線に挟まれるように配置される。
【0016】
そして、実施の形態にかかる不揮発性半導体記憶装置は、図2の斜視図に示すように、メモリセルMCがマトリクス状に等ピッチで2次元的に配置された複数のメモリセルアレイMCA1〜MCA4が、メモリセルの高さ方向に積層された3次元構造を有する。メモリセルアレイMCA1は、複数のメモリセルMC1によって構成され、メモリセルアレイMCA2は、メモリセルMC1上に積層される複数のメモリセルMC2によって構成され、メモリセルアレイMCA3は、メモリセルMC2上に積層される複数のメモリセルMC3によって構成され、メモリセルアレイMCA4は、メモリセルMC3上に積層される複数のメモリセルMC4によって構成される。そして、不揮発性半導体記憶装置は、互いに平行である複数本のワードライン47a,47c,47eと、互いに平行であるとともにワードライン47a,47c,47eと同一平面視で交差するビットライン56b,56dとを備える。ワードライン47a,47c,47eは、マトリクス状に配置された複数のメモリセルMCのうち直線状に並んだ一群のメモリセルMCの一方の底面に各々接触し、ワードライン56b,56dは、マトリクス状に配置された複数のメモリセルMCのうち直線状に並んだ一群のメモリセルMCの他方の底面に各々接触する。各メモリセルMCのうち、最下段のメモリセルアレイMCA1を構成するメモリセルMC1は、下面において、複数のワードライン47aのうち所定のワードラインと接触し、上面においてビットライン56bのうち所定のビットラインと接触する。また、メモリセルアレイMCA2を構成するメモリセルMC2は、下面において、複数のビットライン56bのうち所定のビットラインと接触し、上面においてワードライン47cのうち所定のワードラインと接触する。また、メモリセルアレイMCA3を構成するメモリセルMC3は、下面においてワードライン47cのうち所定のワードラインと接触し、上面においてビットライン56dのうち所定のビットラインと接触し、メモリセルアレイMCA4を構成するメモリセルMC4は、下面においてビットライン56dのうち所定のビットラインと接触し、上面においてワードライン47eのうち所定のワードラインと接触する。なお、ビットライン54b,54dは、ワードライン47a,47c,47eとそれぞれ直交している。
【0017】
続いて、図3を参照して、本実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。図3は、本実施の形態にかかる不揮発性半導体記憶装置10の要部の断面図である。図3は、ワードライン47a,47c,47eの延伸方向に沿って不揮発性半導体記憶装置10を積層方向で切断した断面図であって、メモリセルアレイの端部領域を含む部分断面図である。
【0018】
図3に示すように、ウェル42が形成されたシリコン基板41には周辺回路を構成するトランジスタの不純物拡散層43およびゲート電極44が形成されている。その上に酸化シリコン(SiO2)膜等の多層の絶縁膜で形成された層間絶縁膜45が堆積されている。この層間絶縁膜45には、シリコン基板41の表面に達するビア46a、または、トランジスタのゲート電極44に達するビア46b、ビア46bに接続する配線46c、および配線46cに到達するビア46dが適宜形成されている。層間絶縁膜45の上には、ビア46a,46dと接続するワードライン47aが、例えばタングステン(W)等の低抵抗金属で形成される。
【0019】
このワードライン47aの上層に、複数のメモリセルMC1が形成される。メモリセルMC1は、バリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51および第2電極52を構成する層が積層された積層構造を有する。まず、ワードライン47a上には、メモリセルMC1を構成するバリアメタル48が形成されている。これらのバリアメタル48は、チタン(Ti)およびチタン窒化物(TiN)の両方又は一方により形成することができる。バリアメタル48の上方には、ショットキーダイオード等のダイオード素子49が形成されている。ダイオード素子49は、たとえば、不純物を含むポリシリコン膜によって形成される。
【0020】
そして、ダイオード素子49の上には、第1電極50、可変抵抗素子51および第2電極52がこの順に形成されている。第1電極50は、たとえばTiNによって形成される。そして、可変抵抗素子51は、印加電圧によって抵抗変化を起こす材料によって形成され、たとえばチタン酸窒化物(TiON)によって形成される。また、第2電極52は、たとえばTiNによって形成される。なお、可変抵抗素子51は、たとえば、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等によって形成されてもよい。
【0021】
このようにバリアメタル48から第2電極52を有するメモリセルMC1がマトリクス状に配置されることによって前述したメモリセルアレイMCA1が形成される。隣接するメモリセルMC1と、メモリセルMC1との間は層間絶縁膜55aで埋められている。この層間絶縁膜55aは、多層で形成されるほか、単層で形成されてもよい。
【0022】
そして、各メモリセルMC1の上に、ワードライン47aと直交する方向に延びるビットライン56bが形成されている。このビットライン56bは、例えばW等の低抵抗金属で形成される。
【0023】
つぎに、メモリセルMC1と同様に、バリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51および第2電極52で構成されたメモリセルMC2が、各ビットライン56b上に形成され、このメモリセルMC2がマトリクス状に配置されることによってメモリセルアレイMCA2が形成される。隣接するメモリセルMC2間は、層間絶縁膜55bで埋められている。これらの各メモリセルMC2の上に、ワードライン47cが形成される。同様に、ワードライン47c上には、メモリセルMC1,MC2と同じ積層構造を有するメモリセルMC3が形成され、このメモリセルMC3上にはビットライン56dが形成される。そして、ビットライン56d上には、メモリセルMC1,MC2,MC3と同じ積層構造を有するメモリセルMC4が形成され、このメモリセルMC4上にはワードライン47eが形成される。隣接するメモリセルMC2間および隣接するメモリセルMC3間は、それぞれ層間絶縁膜55c,55dで埋められている。そして、最上層のワードライン47e上に、所定の保護膜57が形成されることによって、4層の多層構造である不揮発性半導体記憶装置10を実現する。
【0024】
さらに、不揮発性半導体記憶装置10は、図3に示すように、ダミーメモリセルDMC1、ダミー配線DL1およびダミーメモリセルDMC2を備える。このダミーメモリセルDMC1,DMC2は、柱状であるとともに、各メモリセルMC1〜MC4と同じ積層構造を有し、ダイオード素子49、第1電極50、可変抵抗素子51および第2電極52の順に形成されている。また、ダミーメモリセルDMC1,DMC2の一方の底面、図ではダミーメモリセルDMC1,DMC2の上面は、いずれの配線にも接触していない。したがって、ダミーメモリセルDMC1,DMC2は、メモリセルMCが行う記憶動作を行うことはない。なお、図示していないが、このダミーメモリセルDMC1,DMC2は、全てのメモリセルアレイMCA1〜4に対して形成される。
【0025】
ダミーメモリセルDMC1,DMC2は、複数のメモリセルMCのうち同じワードライン47a,47cまたは同じビットライン56b,56dに接触する一群のメモリセルの端部に位置する端部メモリセルの隣りに配置される。たとえば図3に示すように、ワードライン47a上のメモリセルMCのうちワードライン47aの延長側端部に位置するメモリセルMCe1の隣りには、ダミーメモリセルDMC1が配置される。このダミーメモリセルDMC1は、端部メモリセルMCe1と同じワードライン47a上に配置される。また、ワードライン47cのラインエンド側端部に位置するメモリセルMCe3の隣りには、ダミーメモリセルDMC2が配置される。ダミーメモリセルDMC2は、ワードライン47cの延長線上に形成されたダミー配線DL1上に配置される。このダミー配線DL1は、ワードライン47cと同一平面上に配置される。そして、ダミー配線DL1は、ワードライン47cと所定間隔を隔てて配置される。なお、後述するように、ダミー配線DL1は、ワードライン47cの形成工程と同工程で形成される。
【0026】
このように、本実施の形態にかかる不揮発性半導体記憶装置10は、複数のメモリセルMCのうち同じワードライン47a,47cまたは同じビットライン56b,56dに接触する一群のメモリセルの端部、すなわちメモリセルアレイの端部に位置する端部メモリセルの隣りに、ダミーメモリセルDMC1,DMC2が配置される構成を有する。
【0027】
次に、このダミーメモリセルDMC1,DMC2およびダミー配線DL1と、各メモリセルMCおよび配線の配置関係について詳細に説明する。図4は、集積回路要部の平面図の一例であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47(ワードライン47はワードライン47a,47c,47eの総称である。)と、このワードライン47上に形成されるメモリセルMCとの一部を示す。
【0028】
図4に示すように、平行に配置するワードライン471〜475は、それぞれ交互に図中右方向または図中左方向に延伸している。たとえば、図中、最も下部に位置するワードライン471は、図中右方向から左方向に引き出されるように配線が延伸しており、このワードライン471の図中上側に隣接するワードライン472は、図中左方向から右方向に引き出されるように配線が延伸している。そして、ワードライン473,475は、ワードライン471と同様に左方向に延伸し、ワードライン474は、ワードライン472と同様に右方向に延伸する。ワードライン471〜475は、配線幅と同じスペースを隔ててそれぞれ形成される。
【0029】
このワードライン471〜475上には、各メモリセルMCが、ピッチPでマトリクス状に形成される。このようにマトリクス状に配置されたメモリセルMCは、メモリセルアレイMCAを形成する。なお、図4には図示していないが、各メモリセルMC上には、各ワードライン471〜475の延伸方向と同一平面視で直交する方向にそれぞれ延伸する複数のビットラインが形成される。
【0030】
そして、ダミーメモリセルDMC1は、メモリセルアレイMCAの端部に位置するメモリセルMCのうち、ワードライン471〜475の延長側に位置する端部メモリセルMCaの隣りにそれぞれ配置される。ダミーメモリセルDMC1は、ワードライン471〜475の延長側に配置されることから、これらのワードライン471〜475上に配置されることとなる。
【0031】
また、ダミーメモリセルDMC2は、メモリセルアレイMCAの端部に位置するメモリセルMCのうち、ワードライン471〜475のラインエンド側に位置する端部メモリセルMCbの隣りにそれぞれ配置される。ダミーメモリセルDMC2は、ワードライン471〜475のラインエンド側、すなわち、本来、ワードライン471〜475が形成されない領域であって隣接するワードライン471〜475に挟まれた領域に配置される。このため、本実施の形態では、図4に示すように、ワードライン471〜475と同一平面上に、ワードライン471〜475のラインエンド側端部と所定間隔を隔てた位置にダミー配線DL1のパターンを配置し、このダミー配線DL1上にダミーメモリセルDMC2が形成される。このダミー配線DL1は、いずれの配線にも接続せず、フローティングとなるように設計される。なお、配線形成工程に使用するフォトマスクには、各ワードライン471〜475のラインエンド部とダミー配線DL1との間に、SRAFパターンを配置し、露光工程における配線端部のレジストの後退発生を防止してもよい。このフォトマスク上のSRAFパターンの配置位置および大きさは、マスクの作成ルールを満たす範囲であれば、いずれの位置および大きさであってもよい。
【0032】
そして、これらのダミーメモリセルDMC1,DMC2は、端部メモリセルMCa,MCbの直径のうち端部メモリセルMCa,MCbが下面で接触する下層配線の幅方向の直径の拡大化を防止するために、端部メモリセルMCa,MCbと所定の間隔を隔てて配置される。
【0033】
ダミーメモリセルDMC1は、ワードライン471〜475の延長方向においては、同じワードライン47a上に位置する隣りの端部メモリセルMCaに対し、メモリセルMC間のピッチPと同間隔の間隔Laを隔てて配置される。また、ワードライン471〜475のラインエンド側に配置されるダミーメモリセルDMC2は、ワードライン471〜475の延長方向においては、このダミーメモリセルDMC2が配置されるワードライン471〜475の幅方向側で隣り合うワードライン471〜475上のダミーメモリセルDMC1に対し、メモリセルMC間のピッチPと同間隔の間隔Lbを隔てて配置される。したがって、ダミーメモリセルDMC2は、ワードライン471〜475の延長方向においては、ダミーメモリセルDMC2と隣りあうメモリセルMCbに対し、メモリセルMC間のピッチPの2倍の間隔を隔てて配置されることとなる。そして、ダミー配線DL1は、ワードライン471〜475の延長方向においては、ワードライン471〜475のラインエンド側端部に対し、所定の距離Lcを隔てて配置される。この距離Lcは、ピッチPの1/2以上となる。また、ダミー配線DL1は、ワードライン471〜475と等幅であり、ワードライン471〜475の幅方向においては、ワードライン471〜475の配置間隔と同じ間隔でワードライン471〜475間に交互に配置される。このため、このダミー配線DL1上に配置されるダミーメモリセルDMC2間の下層配線の幅方向の間隔Leは、ピッチPの2倍となる。なお、ダミーメモリセルDMC1は、交互に右方向または左方向に延伸するワードライン471〜475の延長線上にそれぞれ形成されるため、ダミーメモリセルDMC1間のワードラインの幅方向の間隔Ldは、メモリセルMC間のピッチPの2倍となる。
【0034】
このように、本実施の形態においては、端部メモリセルMCa,MCbと所定の間隔を隔ててダミーメモリセルDMC1,DMC2を配置することによって、メモリセルMC形成工程における端部メモリセルMCa,MCbの下層配線の幅方向の直径の拡大化を防止する。
【0035】
ところで、ダミーメモリセルおよびダミー配線が形成されていない場合には、メモリセルアレイの端部に位置する端部メモリセルの直径は、実際には拡大化してしまう。図5は、ダミーメモリセル、ダミー配線は設けられていない場合におけるメモリセルMC加工後の半導体ウェハを上面から見た図である。この図5に示すように、メモリセルアレイ中央部に位置するメモリセルMCtについては、メモリセル径の拡大化は生じず、ワードライン471〜473の幅方向の直径Dtは、正常に形成できる。これに対し、開口角が大きくなるメモリセルアレイ端部に位置する端部メモリセルMCa,MCbにおけるワードライン471〜473の幅方向の直径De0は、メモリセルMCtと比較し、格段に大きくなってしまう。これは、端部メモリセルMCa,MCbにおいては、開口角が広い方向に向かってテーパーが生じてしまうため、エッチング工程後に大きな加工変換差が生じるからである。さらに、この場合には、メモリセルMCa,MCbの仕上がり径は、ばらつきも大きくなっている。この結果、ダミーメモリセルおよびダミー配線が形成されていない場合には、領域S0において、端部メモリセルMCa,MCb同士がショートしてしまい、このショートしたメモリセルMCa,MCbを介して配線間でショートが発生しまう場合があった。
【0036】
これに対し、メモリセルの端部に位置する端部メモリセルの隣りにダミーメモリセルDMC1,DMC2およびダミー配線DL1を設けた本実施の形態では、ダミーメモリセルDMC1,DMC2が開口角が大きくなるメモリセルアレイ端部に位置する。このため、このダミーメモリセルDMC1,DMC2よりも内側に位置する端部メモリセルMCa,MCbにおいては、開口角の広がりに起因したサイズ拡大が発生しない。図6は、本実施の形態におけるメモリセルMC加工後の半導体ウェハを上面から見た図である。この図6に示すように、端部メモリセルMCa,MCbの隣りに形成されるダミーメモリセルDMC1,DMC2のワードライン471〜473の幅方向の直径は他のメモリセルMCと比較して格段に大きくなるものの、端部メモリセルMCa,MCbの直径Deは、メモリセルアレイ中央部に位置するメモリセルMCtの直径Dtと同程度の大きさである。
【0037】
ここで、各工程後のメモリセル径の目標値の一例について説明する。フォトリソグラフィ工程後のレジスト径の目標値は、ピッチPの0.58倍に設定されている。そして、エッチング工程後のメモリセル径の目標値は、メモリセルアレイMCAの中央部のメモリセルMCについてはピッチPの0.63倍に設定されており、メモリセルアレイMCAの端部メモリセルMCa,MCbについては、下層配線の幅方向の直径がピッチPの0.73倍に設定されている。
【0038】
実際に、ダミーメモリセルDMC1,DMC2を図4において説明した配置法則に則って形成した場合、端部メモリセルMCa,MCbの下層配線の幅方向の直径Deは、上述した目標値に対して、演算上、±15%程度のばらつきで精度よく形成することが可能になる。すなわち、図6に示すように、端部メモリセルMCa,MCbの配線方向の直径は目標値を超えて拡大することがない。言い換えると、端部メモリセルMCa,MCbは、図6の領域S1分、離間した状態で形成される。したがって、ダミーメモリセルDMC1,DMC2を形成することによって、端部メモリセルMCa,MCb同士の接触を確実に防止することができる。なお、メモリセルアレイ中央部に位置するメモリセルMCtの直径Dtは、目標値に対して、演算上、±18%程度のばらつきで形成できる。
【0039】
そして、ダミーメモリセルDMC1,DMC2の一方の底面は、いずれの配線にも接続していない上、ダミーメモリセルDMC2が上部に形成されるダミー配線DL1はフローティングとなっている。このため、ダミーメモリセルDMC1,DMC2の下層配線の幅方向の直径が拡大化し、ダミーメモリセルDMC1,DMC2同士が接触した場合であっても、不揮発性半導体記憶装置10の正常動作を阻害することはない。
【0040】
したがって、本実施の形態では、領域S1における端部メモリセルMCa,MCb間のショート発生を確実に防止できるため、メモリセルMCa,MCbを介する配線間ショートを阻止することができる。言い換えると、本実施の形態では、ダミーメモリセルDMC1,DMC2を端部メモリセルMCa,MCbの隣りにそれぞれ配置することによって、不揮発性半導体記憶装置の微細化と正常動作化とを確実に実現することができる。
【0041】
次に、図7〜図14を参照し、不揮発性半導体記憶装置10の製造方法について説明する。図7〜図14は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図7(1)〜図14(1)は、ワードライン47a,47c,47eの延伸方向に沿って不揮発性半導体記憶装置10の要部を積層方向に切断した断面図であり、図7(2)〜図14(2)は、ビットライン56b,56dの延伸方向に沿って不揮発性半導体記憶装置10の要部を積層方向に切断した断面図である。
【0042】
先ず、シリコン基板41に各ウェル42、ゲート電極44および各不純物拡散層43を形成し、層間絶縁膜45の下層部分を堆積後、所定の平坦化処理を行ない、ビア46bおよび配線46cを形成する。次いで、層間絶縁膜45の上層部分を堆積後、所定の平坦化処理を行なった後に、ビア47a,46dを形成する。そして、W等の低抵抗金属膜を形成した後、フォトリソグラフィ工程およびエッチング工程を行うことによって、ワードライン47aおよびダミー配線DL1を形成する。なお、ワードライン47aおよびダミー配線DL1の間に層間絶縁層を堆積後、所定の平坦化処理を行なっている(図示略)。続いて、ワードライン47aおよびダミー配線DL1上に、バリアメタル48となる層48Aの形成、ダイオード素子49となる層49Aの形成、第1電極50となる層50Aの形成、可変抵抗素子51となる層51Aの形成、および第2電極52となる層52Aの形成を順次実行する。以上の工程により、図7に示す積層構造が形成される。
【0043】
次に、図8に示すように、層52A上にハードマスク61Aおよびハードマスク61Bを堆積する。そして、所定の反射膜を形成し、レジストをコーティング後、フォトリソグラフィ工程を行なうことによって、図9に示すように、ハードマスク61B上に、パターニングされたレジスト62を形成する。レジスト62は、メモリセルMCの形状に対応するため、マトリクス状に形成される。
【0044】
次に、図10に示すように、レジスト62をマスクとして、ハードマスク61A,61Bをエッチングし、柱状のハードマスク61,61bを形成する。そして、図11に示すように、レジスト62およびハードマスク61bを除去する。
【0045】
続いて、図12に示すように、ハードマスク61をマスクとして、層48A〜52Aをエッチングして、柱状のバリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51、および第2電極52を形成する。その後、ハードマスク61を除去する。
【0046】
次に、図13に示すように、柱状のバリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51、および第2電極52の間を埋めるように、層間絶縁膜55を堆積する。そして、図14に示すように、CMP処理を行い、第2電極52の上面まで平坦化する。この結果、メモリセルアレイ1を構成するメモリセルMC1とともに、ダミーメモリセルDMC1,DMC2が形成される。なお、ワードライン471〜475が形成されない領域に配置されるダミーメモリセルDMC2は、層間絶縁膜の直上ではなく、ダミー配線DL1上に形成される。ダミーメモリセルDMC2は他のメモリセルMCと同様に配線層上に形成されることから、層構成および高さの違いに起因するダミーメモリセルDMC2の倒壊を防止することができる。
【0047】
以上の工程のうち、配線を構成する低抵抗金属膜形成工程(図7を参照。)からCMP工程(図14を参照。)を繰り返すことによって、メモリセルアレイMCA2〜4を積層する。そして、最上層のメモリセルアレイMCA4の各メモリセルMC4の上面と接触するワードライン47eを形成した後、所定の保護膜57を形成することによって、不揮発性半導体記憶装置10を形成することができる。
【0048】
(変形例1)
つぎに、本実施の形態の変形例1について説明する。図15は、本変形例1における集積回路要部の平面図であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47と、このワードライン47上に形成されるメモリセルMCとの一部を示す。図15に示すように、本変形例1においては、図4に示す場合と比較し、ダミーメモリセルDMC2およびダミー配線DL1に代えて、ダミーメモリセルDMC3を配置している。
【0049】
ダミーメモリセルDMC3は、ダミーメモリセルDMC1が配置されるワードライン471〜475上であって、ダミーメモリセルDMC1の隣りに形成される。このダミーメモリセルDMC3は、メモリセルMCと同じ積層構造を有するとともに、ダミーメモリセルDMC3の上面は、ダミーメモリセルDMC1と同様に、いずれの配線にも接触していない。このため、ダミーメモリセルDMC3は、ダミーメモリセルDMC1と同様に記憶動作を行うことはない。
【0050】
ダミーメモリセルDMC3は、ワードライン471〜475の延長方向においては、ダミーメモリセルDMC1に対し、メモリセルMC間のピッチPと同間隔の間隔Lfを隔てて配置される。したがって、ダミーメモリセルDMC1,DMC3および端部メモリセルMCaは、ワードライン471〜475の延長方向においては、ピッチPで配置される。すなわち、本変形例1では、ダミーメモリセルDMC1,DMC3に示すように、ワードライン471〜475上に、メモリセルMCの配置間隔と同間隔で、端部メモリセルMCaの隣りに複数のダミーメモリセルが配置される。また、ダミーメモリセルDMC3は、交互に右方向または左方向に延伸するワードライン471〜475上の延長側に配置されるため、このダミーメモリセルDMC3間の下層配線の幅方向の間隔Lgは、ピッチPの2倍の間隔となる。
【0051】
この場合、ダミーメモリセルDMC1は、同じワードライン上であって隣りに位置する端部メモリセルMCaの直径の拡大化を防止する。そして、ダミーメモリセルDMC3は、このダミーメモリセルDMC3が配置されるワードライン471〜475の幅方向側において隣りあったワードライン471〜475上に位置する端部メモリセルMCbの直径の拡大を防止する。この場合も、実施の形態と同様に、ダミーメモリセルDMC1,DMC3を近接して形成したメモリセルMCa,MCbの直径Deは、目標値に対して、演算上、±15%程度のばらつきで精度よく形成することが可能になる。
【0052】
このように端部メモリセルMCaの隣りに複数のダミーメモリセルDMC1,DMC3を配置した場合も、実施の形態と同様に、端部メモリセルMCa,MCbの下層配線の幅方向の直径の拡大化を防止することができる。
【0053】
(変形例2)
つぎに、本実施の形態の変形例2について説明する。図16は、本変形例2における集積回路要部の平面図であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47と、このワードライン47上に形成されるメモリセルMCとの一部を示す。図16に示すように、本変形例2においては、図4に示す場合と比較し、ダミーメモリセルDMC1,DMC2およびダミー配線DL1に加え、変形例1において説明したダミーメモリセルDMC3をさらに配置している。
【0054】
ダミーメモリセルDMC1,DMC2,DMC3およびダミー配線DL1は、本実施の形態および変形例1で説明した配置法則に則って配置される。ダミーメモリセルDMC1の隣りに配置されるダミーメモリセルDMC3と、このダミーメモリセルDMC3が配置されるワードライン471〜475の幅方向側で隣り合うダミー配線DL1上に配置されるダミーメモリセルDMC2とは、メモリセルMC間のピッチPと同間隔の間隔Lhを隔てて配置される。
【0055】
この場合、ワードライン471〜475の延長側に位置する端部メモリセルMCaは、この端部メモリセルMCaの隣りに位置するダミーメモリセルDMC1によって、直径の拡大化を防止される。そして、ワードライン471〜475のラインエンド側に位置する端部メモリセルMCbは、この端部メモリセルMCbの隣りに位置するダミー配線DL1上のダミーメモリセルDMC2、および、この端部メモリセルMCbが位置するワードライン471〜475の隣りのワードライン471〜475上のダミーメモリセルDMC3によって、直径の拡大化を防止される。
【0056】
このように、配線上に、ダミーメモリセルDMC1,DMC3およびダミー配線DL1上のダミーメモリセルDMC2を配置した場合も、実施の形態と同様に、端部メモリセルMCa,MCbの下層配線の幅方向の直径の拡大化を防止することができる。
【0057】
(変形例3)
つぎに、変形例3について説明する。図17は、本変形例3における集積回路要部の平面図であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47と、このワードライン47上に形成されるメモリセルMCとの一部を示す。図17に示すように、本変形例3においては、図4に示す場合と比較し、ワードライン471〜475の延長側のみならず、ワードライン471〜473の延伸方向と直交する直線上にもダミーメモリセルDMC4,DMC5が形成される。このダミーメモリセルDMC3は、メモリセルMCと同じ積層構造を有するとともに、ダミーメモリセルDMC4,DMC5の上面は、ダミーメモリセルDMC1,DMC2,DMC3と同様に、いずれの配線にも接触しておらず、ダミーメモリセルDMC4,DMC5は、ダミーメモリセルDMC1,DMC2,DMC3と同様に記憶動作を行うことはない。
【0058】
そして、ダミーメモリセルDMC4,DMC5は、メモリセルアレイMCA外のワードライン47が形成されない領域に配置される。このため、変形例3においては、ワードライン471〜473と同一平面上にダミー配線DL2,3を形成している。このダミー配線DL2、DL3は、ワードライン471〜473の延伸方向と直交する直線上であって、ワードライン471の幅方向側の端部と所定間隔を隔てた位置に配置される。そして、ダミー配線DL2,DL3は、ワードライン471を構成する工程と同工程で形成される。変形例3においては、このダミー配線DL2,DL3上にダミーメモリセルDMC4,DMC5が形成される。なお、ダミーメモリセルDMC4のパターンは、ダミー配線DL2上に配置され、ダミーメモリセルDMC5は、ダミー配線DL3上に配置される。
【0059】
端部メモリセルMCaと、ワードライン471の幅方向側において隣り合うダミーメモリセルDMC4は、この端部メモリセルMCaに対し、メモリセルMC間のピッチPと同間隔の間隔Liを隔てて配置される。そして、このダミーメモリセルDMC4が配置されるダミー配線DL1は、ワードライン471の幅方向においては、ワードライン471に対し、所定の距離Lmを隔てて配置される。この距離Lmは、上述した距離Lcと同じく、ピッチPの1/2以上となる。
【0060】
ダミーメモリセルDMC5は、隣り合うダミーメモリセルDMC4に対し、ワードライン471の延伸方向においては、メモリセルMC間のピッチPと同間隔の間隔Llを隔てて配置される。そして、ダミーメモリセルDMC5は、隣り合うダミーメモリセルDMC4に対し、ワードライン471の幅方向においては、メモリセルMC間のピッチPと同間隔の間隔Lkを隔てて配置される。したがって、ダミーメモリセルDMC5は、メモリセルMCcに対し、ワードライン471の幅方向側においては、間隔Liおよび間隔Lkを加算した距離分を隔てて、すなわちメモリセルMC間のピッチPの2倍の間隔を隔てて配置されることとなる。そして、このメモリセルMCcの隣りに位置するメモリセルMCdと、ワードライン471の幅方向側で隣り合うダミーメモリセルDMC4は、ワードライン471の幅方向においては、メモリセルMC間のピッチPと同間隔を隔てて配置される。そして、ダミーメモリセルDMC4は、隣り合うダミーメモリセルDMC5に対し、ワードライン471の延伸方向においては、メモリセルMC間のピッチPと同間隔を隔てて配置される。したがって、ダミーメモリセルDMC4間は、ワードライン471の延伸方向においては、メモリセルMC間のピッチPの2倍の間隔である間隔Ljを隔てて配置されることとなる。
【0061】
このように、変形例3においては、ワードライン47aのラインエンド側のみならず、メモリセルアレイMCA端部に位置するワードライン471の幅方向側にも、ダミーメモリセルDMC4,DMC5およびダミー配線DL2,DL3を配置している。このため、変形例3によれば、メモリセルアレイMCA端部の配線上に並ぶメモリセルMCの直径の拡大化も防止することが可能になる。
【符号の説明】
【0062】
10 不揮発性半導体記憶装置、41 シリコン基板、42 ウェル、43 不純物拡散層、44 ゲート電極、45 層間絶縁膜、46a,46b,46d ビア、46c 配線、47,47a,47c,47e ワードライン、48 バリアメタル、49 ダイオード素子、50 第1電極、51 可変抵抗素子、52 第2電極、55a〜55d 層間絶縁膜 56,56b,56d ビットライン、57 保護膜、DMC1〜DMC5 ダミーメモリセル、DL1〜DL3 ダミー配線
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装に関する。
【背景技術】
【0002】
従来、不揮発性半導体装置の代表としてフラッシュメモリが多用されている。しかしながら、このフラッシュメモリは微細化にも限界がある上に書き換え処理が煩雑であることから、近年、フラッシュメモリに代わる不揮発性半導体記憶装置として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。
【0003】
この可変抵抗素子として、たとえば、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。そして、抵抗変化型メモリでは、この抵抗変化素子とショットキーダイオードとの直列回路によってメモリセルを構成することができる。このメモリセルの形状は柱状であり、柱の下面、上面にそれぞれワードラインおよびビットラインが接続されている(たとえば、特許文献1参照)。この抵抗変化型メモリは、メモリセルの形状が柱状であることからメモリセルを縦方向に積層することが可能であるため、メモリセルをマトリクス状に2次元的に配置できる上に、縦方向に複数のメモリセルを積層した3次元構造化を図ることも可能である。
【0004】
近年、半導体回路上の最小線幅は、LSIの微細化にともない、現在主に製造に用いられる露光装置の光源波長の1/2以下の長さが求められるようになってきている。このように微細化が要求される昨今、上述した抵抗変化型メモリにおいては、従来から要求されていたラインパターン、ホールパターンの微細化に加えて、マトリクス状に残存させる柱状パターンの微細化も必要となっている。
【0005】
この柱状パターンは、ショットキーダイオードと抵抗変化素子とを構成する各材料層およびハードマスク層を積層した後、フォトリソグラフィ工程およびエッチング工程を行なうことによって形成される。ここで、この柱状のメモリセルは密周期でマトリクス状に形成され、開口角が大きくなる周期端部ではエッチング工程で生じる加工変換差が大きくなってしまっていた。このため、端部に位置するメモリセルにおいては、開口角が広い方向に向かってテーパーが生じ、メモリセルのサイズが大きくなってしまっていた。特に、端部に位置するメモリセルにおいては、下層配線の幅方向の直径が大きくなってしまうという現象が発生していた。この結果、異なる配線上に形成された端部のメモリセル同士がショートしてしまい、このショートしたメモリセルを介して配線間でショートが発生しまうという問題があった。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第4088324号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本願発明の一態様によれば、半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルを形成するメモリセル形成工程と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線を形成する第1の配線形成工程と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線を形成する第2の配線形成工程と、を含み、前記メモリセル形成工程は、前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【0009】
本願発明の一態様によれば、半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルと、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線と、前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルと、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【0010】
本発明によれば、積層構造を有する柱状のメモリセルと同じ積層構造を有するダミーメモリセルを端部メモリセルと所定間隔を隔てて形成することによって、端部メモリセルにテーパーが生じることを防止できるため、複数のメモリセル間のショート発生を防止でき、不揮発性半導体記憶装置の微細化と正常動作化とを実現することができる。
【0011】
また、本発明によれば、積層構造を有する柱状のメモリセルと同じ積層構造を有し端部メモリセルと所定間隔を隔てて配置されたダミーメモリセルを備えることによって、メモリセル間のショートのない微細かつ正常動作可能である不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【0012】
【図1】図1は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルの斜視図である。
【図2】図2は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルアレイの一部の斜視図である。
【図3】図3は、第1実施形態にかかる不揮発性半導体記憶装置要部の断面図である。
【図4】図4は、第1実施形態にかかる不揮発性半導体記憶装置の集積回路要部の平面図の一例を示す図である。
【図5】図5は、ダミーメモリセル、ダミー配線は設けられていない場合におけるメモリセルMC加工後の半導体ウェハを上面から見た図である。
【図6】図6は、実施の形態におけるメモリセル加工後の半導体ウェハを上面から見た図である。
【図7】図7は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図8】図8は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図9】図9は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図10】図10は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図11】図11は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図12】図12は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図13】図13は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図14】図14は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図15】図15は、実施の形態の変形例1における集積回路要部の平面図である。
【図16】図16は、実施の形態の変形例2における集積回路要部の平面図である。
【図17】図17は、実施の形態の変形例3における集積回路要部の平面図である。
【発明を実施するための形態】
【0013】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【0014】
(実施の形態)
先ず、図1を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置の概略構成について説明する。図1は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルの斜視図である。
【0015】
図1に示すように、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルMCは、柱状を有し、ダイオード素子と該ダイオード素子に直列接続する可変抵抗素子とが積層された構造を有する。ワードライン47は所定方向に延伸し、ビットライン56はワードライン47と同一平面視で交差するように延伸する。メモリセルMCは、ワードライン47およびビットライン56の交差部に両配線に挟まれるように配置される。
【0016】
そして、実施の形態にかかる不揮発性半導体記憶装置は、図2の斜視図に示すように、メモリセルMCがマトリクス状に等ピッチで2次元的に配置された複数のメモリセルアレイMCA1〜MCA4が、メモリセルの高さ方向に積層された3次元構造を有する。メモリセルアレイMCA1は、複数のメモリセルMC1によって構成され、メモリセルアレイMCA2は、メモリセルMC1上に積層される複数のメモリセルMC2によって構成され、メモリセルアレイMCA3は、メモリセルMC2上に積層される複数のメモリセルMC3によって構成され、メモリセルアレイMCA4は、メモリセルMC3上に積層される複数のメモリセルMC4によって構成される。そして、不揮発性半導体記憶装置は、互いに平行である複数本のワードライン47a,47c,47eと、互いに平行であるとともにワードライン47a,47c,47eと同一平面視で交差するビットライン56b,56dとを備える。ワードライン47a,47c,47eは、マトリクス状に配置された複数のメモリセルMCのうち直線状に並んだ一群のメモリセルMCの一方の底面に各々接触し、ワードライン56b,56dは、マトリクス状に配置された複数のメモリセルMCのうち直線状に並んだ一群のメモリセルMCの他方の底面に各々接触する。各メモリセルMCのうち、最下段のメモリセルアレイMCA1を構成するメモリセルMC1は、下面において、複数のワードライン47aのうち所定のワードラインと接触し、上面においてビットライン56bのうち所定のビットラインと接触する。また、メモリセルアレイMCA2を構成するメモリセルMC2は、下面において、複数のビットライン56bのうち所定のビットラインと接触し、上面においてワードライン47cのうち所定のワードラインと接触する。また、メモリセルアレイMCA3を構成するメモリセルMC3は、下面においてワードライン47cのうち所定のワードラインと接触し、上面においてビットライン56dのうち所定のビットラインと接触し、メモリセルアレイMCA4を構成するメモリセルMC4は、下面においてビットライン56dのうち所定のビットラインと接触し、上面においてワードライン47eのうち所定のワードラインと接触する。なお、ビットライン54b,54dは、ワードライン47a,47c,47eとそれぞれ直交している。
【0017】
続いて、図3を参照して、本実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。図3は、本実施の形態にかかる不揮発性半導体記憶装置10の要部の断面図である。図3は、ワードライン47a,47c,47eの延伸方向に沿って不揮発性半導体記憶装置10を積層方向で切断した断面図であって、メモリセルアレイの端部領域を含む部分断面図である。
【0018】
図3に示すように、ウェル42が形成されたシリコン基板41には周辺回路を構成するトランジスタの不純物拡散層43およびゲート電極44が形成されている。その上に酸化シリコン(SiO2)膜等の多層の絶縁膜で形成された層間絶縁膜45が堆積されている。この層間絶縁膜45には、シリコン基板41の表面に達するビア46a、または、トランジスタのゲート電極44に達するビア46b、ビア46bに接続する配線46c、および配線46cに到達するビア46dが適宜形成されている。層間絶縁膜45の上には、ビア46a,46dと接続するワードライン47aが、例えばタングステン(W)等の低抵抗金属で形成される。
【0019】
このワードライン47aの上層に、複数のメモリセルMC1が形成される。メモリセルMC1は、バリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51および第2電極52を構成する層が積層された積層構造を有する。まず、ワードライン47a上には、メモリセルMC1を構成するバリアメタル48が形成されている。これらのバリアメタル48は、チタン(Ti)およびチタン窒化物(TiN)の両方又は一方により形成することができる。バリアメタル48の上方には、ショットキーダイオード等のダイオード素子49が形成されている。ダイオード素子49は、たとえば、不純物を含むポリシリコン膜によって形成される。
【0020】
そして、ダイオード素子49の上には、第1電極50、可変抵抗素子51および第2電極52がこの順に形成されている。第1電極50は、たとえばTiNによって形成される。そして、可変抵抗素子51は、印加電圧によって抵抗変化を起こす材料によって形成され、たとえばチタン酸窒化物(TiON)によって形成される。また、第2電極52は、たとえばTiNによって形成される。なお、可変抵抗素子51は、たとえば、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等によって形成されてもよい。
【0021】
このようにバリアメタル48から第2電極52を有するメモリセルMC1がマトリクス状に配置されることによって前述したメモリセルアレイMCA1が形成される。隣接するメモリセルMC1と、メモリセルMC1との間は層間絶縁膜55aで埋められている。この層間絶縁膜55aは、多層で形成されるほか、単層で形成されてもよい。
【0022】
そして、各メモリセルMC1の上に、ワードライン47aと直交する方向に延びるビットライン56bが形成されている。このビットライン56bは、例えばW等の低抵抗金属で形成される。
【0023】
つぎに、メモリセルMC1と同様に、バリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51および第2電極52で構成されたメモリセルMC2が、各ビットライン56b上に形成され、このメモリセルMC2がマトリクス状に配置されることによってメモリセルアレイMCA2が形成される。隣接するメモリセルMC2間は、層間絶縁膜55bで埋められている。これらの各メモリセルMC2の上に、ワードライン47cが形成される。同様に、ワードライン47c上には、メモリセルMC1,MC2と同じ積層構造を有するメモリセルMC3が形成され、このメモリセルMC3上にはビットライン56dが形成される。そして、ビットライン56d上には、メモリセルMC1,MC2,MC3と同じ積層構造を有するメモリセルMC4が形成され、このメモリセルMC4上にはワードライン47eが形成される。隣接するメモリセルMC2間および隣接するメモリセルMC3間は、それぞれ層間絶縁膜55c,55dで埋められている。そして、最上層のワードライン47e上に、所定の保護膜57が形成されることによって、4層の多層構造である不揮発性半導体記憶装置10を実現する。
【0024】
さらに、不揮発性半導体記憶装置10は、図3に示すように、ダミーメモリセルDMC1、ダミー配線DL1およびダミーメモリセルDMC2を備える。このダミーメモリセルDMC1,DMC2は、柱状であるとともに、各メモリセルMC1〜MC4と同じ積層構造を有し、ダイオード素子49、第1電極50、可変抵抗素子51および第2電極52の順に形成されている。また、ダミーメモリセルDMC1,DMC2の一方の底面、図ではダミーメモリセルDMC1,DMC2の上面は、いずれの配線にも接触していない。したがって、ダミーメモリセルDMC1,DMC2は、メモリセルMCが行う記憶動作を行うことはない。なお、図示していないが、このダミーメモリセルDMC1,DMC2は、全てのメモリセルアレイMCA1〜4に対して形成される。
【0025】
ダミーメモリセルDMC1,DMC2は、複数のメモリセルMCのうち同じワードライン47a,47cまたは同じビットライン56b,56dに接触する一群のメモリセルの端部に位置する端部メモリセルの隣りに配置される。たとえば図3に示すように、ワードライン47a上のメモリセルMCのうちワードライン47aの延長側端部に位置するメモリセルMCe1の隣りには、ダミーメモリセルDMC1が配置される。このダミーメモリセルDMC1は、端部メモリセルMCe1と同じワードライン47a上に配置される。また、ワードライン47cのラインエンド側端部に位置するメモリセルMCe3の隣りには、ダミーメモリセルDMC2が配置される。ダミーメモリセルDMC2は、ワードライン47cの延長線上に形成されたダミー配線DL1上に配置される。このダミー配線DL1は、ワードライン47cと同一平面上に配置される。そして、ダミー配線DL1は、ワードライン47cと所定間隔を隔てて配置される。なお、後述するように、ダミー配線DL1は、ワードライン47cの形成工程と同工程で形成される。
【0026】
このように、本実施の形態にかかる不揮発性半導体記憶装置10は、複数のメモリセルMCのうち同じワードライン47a,47cまたは同じビットライン56b,56dに接触する一群のメモリセルの端部、すなわちメモリセルアレイの端部に位置する端部メモリセルの隣りに、ダミーメモリセルDMC1,DMC2が配置される構成を有する。
【0027】
次に、このダミーメモリセルDMC1,DMC2およびダミー配線DL1と、各メモリセルMCおよび配線の配置関係について詳細に説明する。図4は、集積回路要部の平面図の一例であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47(ワードライン47はワードライン47a,47c,47eの総称である。)と、このワードライン47上に形成されるメモリセルMCとの一部を示す。
【0028】
図4に示すように、平行に配置するワードライン471〜475は、それぞれ交互に図中右方向または図中左方向に延伸している。たとえば、図中、最も下部に位置するワードライン471は、図中右方向から左方向に引き出されるように配線が延伸しており、このワードライン471の図中上側に隣接するワードライン472は、図中左方向から右方向に引き出されるように配線が延伸している。そして、ワードライン473,475は、ワードライン471と同様に左方向に延伸し、ワードライン474は、ワードライン472と同様に右方向に延伸する。ワードライン471〜475は、配線幅と同じスペースを隔ててそれぞれ形成される。
【0029】
このワードライン471〜475上には、各メモリセルMCが、ピッチPでマトリクス状に形成される。このようにマトリクス状に配置されたメモリセルMCは、メモリセルアレイMCAを形成する。なお、図4には図示していないが、各メモリセルMC上には、各ワードライン471〜475の延伸方向と同一平面視で直交する方向にそれぞれ延伸する複数のビットラインが形成される。
【0030】
そして、ダミーメモリセルDMC1は、メモリセルアレイMCAの端部に位置するメモリセルMCのうち、ワードライン471〜475の延長側に位置する端部メモリセルMCaの隣りにそれぞれ配置される。ダミーメモリセルDMC1は、ワードライン471〜475の延長側に配置されることから、これらのワードライン471〜475上に配置されることとなる。
【0031】
また、ダミーメモリセルDMC2は、メモリセルアレイMCAの端部に位置するメモリセルMCのうち、ワードライン471〜475のラインエンド側に位置する端部メモリセルMCbの隣りにそれぞれ配置される。ダミーメモリセルDMC2は、ワードライン471〜475のラインエンド側、すなわち、本来、ワードライン471〜475が形成されない領域であって隣接するワードライン471〜475に挟まれた領域に配置される。このため、本実施の形態では、図4に示すように、ワードライン471〜475と同一平面上に、ワードライン471〜475のラインエンド側端部と所定間隔を隔てた位置にダミー配線DL1のパターンを配置し、このダミー配線DL1上にダミーメモリセルDMC2が形成される。このダミー配線DL1は、いずれの配線にも接続せず、フローティングとなるように設計される。なお、配線形成工程に使用するフォトマスクには、各ワードライン471〜475のラインエンド部とダミー配線DL1との間に、SRAFパターンを配置し、露光工程における配線端部のレジストの後退発生を防止してもよい。このフォトマスク上のSRAFパターンの配置位置および大きさは、マスクの作成ルールを満たす範囲であれば、いずれの位置および大きさであってもよい。
【0032】
そして、これらのダミーメモリセルDMC1,DMC2は、端部メモリセルMCa,MCbの直径のうち端部メモリセルMCa,MCbが下面で接触する下層配線の幅方向の直径の拡大化を防止するために、端部メモリセルMCa,MCbと所定の間隔を隔てて配置される。
【0033】
ダミーメモリセルDMC1は、ワードライン471〜475の延長方向においては、同じワードライン47a上に位置する隣りの端部メモリセルMCaに対し、メモリセルMC間のピッチPと同間隔の間隔Laを隔てて配置される。また、ワードライン471〜475のラインエンド側に配置されるダミーメモリセルDMC2は、ワードライン471〜475の延長方向においては、このダミーメモリセルDMC2が配置されるワードライン471〜475の幅方向側で隣り合うワードライン471〜475上のダミーメモリセルDMC1に対し、メモリセルMC間のピッチPと同間隔の間隔Lbを隔てて配置される。したがって、ダミーメモリセルDMC2は、ワードライン471〜475の延長方向においては、ダミーメモリセルDMC2と隣りあうメモリセルMCbに対し、メモリセルMC間のピッチPの2倍の間隔を隔てて配置されることとなる。そして、ダミー配線DL1は、ワードライン471〜475の延長方向においては、ワードライン471〜475のラインエンド側端部に対し、所定の距離Lcを隔てて配置される。この距離Lcは、ピッチPの1/2以上となる。また、ダミー配線DL1は、ワードライン471〜475と等幅であり、ワードライン471〜475の幅方向においては、ワードライン471〜475の配置間隔と同じ間隔でワードライン471〜475間に交互に配置される。このため、このダミー配線DL1上に配置されるダミーメモリセルDMC2間の下層配線の幅方向の間隔Leは、ピッチPの2倍となる。なお、ダミーメモリセルDMC1は、交互に右方向または左方向に延伸するワードライン471〜475の延長線上にそれぞれ形成されるため、ダミーメモリセルDMC1間のワードラインの幅方向の間隔Ldは、メモリセルMC間のピッチPの2倍となる。
【0034】
このように、本実施の形態においては、端部メモリセルMCa,MCbと所定の間隔を隔ててダミーメモリセルDMC1,DMC2を配置することによって、メモリセルMC形成工程における端部メモリセルMCa,MCbの下層配線の幅方向の直径の拡大化を防止する。
【0035】
ところで、ダミーメモリセルおよびダミー配線が形成されていない場合には、メモリセルアレイの端部に位置する端部メモリセルの直径は、実際には拡大化してしまう。図5は、ダミーメモリセル、ダミー配線は設けられていない場合におけるメモリセルMC加工後の半導体ウェハを上面から見た図である。この図5に示すように、メモリセルアレイ中央部に位置するメモリセルMCtについては、メモリセル径の拡大化は生じず、ワードライン471〜473の幅方向の直径Dtは、正常に形成できる。これに対し、開口角が大きくなるメモリセルアレイ端部に位置する端部メモリセルMCa,MCbにおけるワードライン471〜473の幅方向の直径De0は、メモリセルMCtと比較し、格段に大きくなってしまう。これは、端部メモリセルMCa,MCbにおいては、開口角が広い方向に向かってテーパーが生じてしまうため、エッチング工程後に大きな加工変換差が生じるからである。さらに、この場合には、メモリセルMCa,MCbの仕上がり径は、ばらつきも大きくなっている。この結果、ダミーメモリセルおよびダミー配線が形成されていない場合には、領域S0において、端部メモリセルMCa,MCb同士がショートしてしまい、このショートしたメモリセルMCa,MCbを介して配線間でショートが発生しまう場合があった。
【0036】
これに対し、メモリセルの端部に位置する端部メモリセルの隣りにダミーメモリセルDMC1,DMC2およびダミー配線DL1を設けた本実施の形態では、ダミーメモリセルDMC1,DMC2が開口角が大きくなるメモリセルアレイ端部に位置する。このため、このダミーメモリセルDMC1,DMC2よりも内側に位置する端部メモリセルMCa,MCbにおいては、開口角の広がりに起因したサイズ拡大が発生しない。図6は、本実施の形態におけるメモリセルMC加工後の半導体ウェハを上面から見た図である。この図6に示すように、端部メモリセルMCa,MCbの隣りに形成されるダミーメモリセルDMC1,DMC2のワードライン471〜473の幅方向の直径は他のメモリセルMCと比較して格段に大きくなるものの、端部メモリセルMCa,MCbの直径Deは、メモリセルアレイ中央部に位置するメモリセルMCtの直径Dtと同程度の大きさである。
【0037】
ここで、各工程後のメモリセル径の目標値の一例について説明する。フォトリソグラフィ工程後のレジスト径の目標値は、ピッチPの0.58倍に設定されている。そして、エッチング工程後のメモリセル径の目標値は、メモリセルアレイMCAの中央部のメモリセルMCについてはピッチPの0.63倍に設定されており、メモリセルアレイMCAの端部メモリセルMCa,MCbについては、下層配線の幅方向の直径がピッチPの0.73倍に設定されている。
【0038】
実際に、ダミーメモリセルDMC1,DMC2を図4において説明した配置法則に則って形成した場合、端部メモリセルMCa,MCbの下層配線の幅方向の直径Deは、上述した目標値に対して、演算上、±15%程度のばらつきで精度よく形成することが可能になる。すなわち、図6に示すように、端部メモリセルMCa,MCbの配線方向の直径は目標値を超えて拡大することがない。言い換えると、端部メモリセルMCa,MCbは、図6の領域S1分、離間した状態で形成される。したがって、ダミーメモリセルDMC1,DMC2を形成することによって、端部メモリセルMCa,MCb同士の接触を確実に防止することができる。なお、メモリセルアレイ中央部に位置するメモリセルMCtの直径Dtは、目標値に対して、演算上、±18%程度のばらつきで形成できる。
【0039】
そして、ダミーメモリセルDMC1,DMC2の一方の底面は、いずれの配線にも接続していない上、ダミーメモリセルDMC2が上部に形成されるダミー配線DL1はフローティングとなっている。このため、ダミーメモリセルDMC1,DMC2の下層配線の幅方向の直径が拡大化し、ダミーメモリセルDMC1,DMC2同士が接触した場合であっても、不揮発性半導体記憶装置10の正常動作を阻害することはない。
【0040】
したがって、本実施の形態では、領域S1における端部メモリセルMCa,MCb間のショート発生を確実に防止できるため、メモリセルMCa,MCbを介する配線間ショートを阻止することができる。言い換えると、本実施の形態では、ダミーメモリセルDMC1,DMC2を端部メモリセルMCa,MCbの隣りにそれぞれ配置することによって、不揮発性半導体記憶装置の微細化と正常動作化とを確実に実現することができる。
【0041】
次に、図7〜図14を参照し、不揮発性半導体記憶装置10の製造方法について説明する。図7〜図14は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図7(1)〜図14(1)は、ワードライン47a,47c,47eの延伸方向に沿って不揮発性半導体記憶装置10の要部を積層方向に切断した断面図であり、図7(2)〜図14(2)は、ビットライン56b,56dの延伸方向に沿って不揮発性半導体記憶装置10の要部を積層方向に切断した断面図である。
【0042】
先ず、シリコン基板41に各ウェル42、ゲート電極44および各不純物拡散層43を形成し、層間絶縁膜45の下層部分を堆積後、所定の平坦化処理を行ない、ビア46bおよび配線46cを形成する。次いで、層間絶縁膜45の上層部分を堆積後、所定の平坦化処理を行なった後に、ビア47a,46dを形成する。そして、W等の低抵抗金属膜を形成した後、フォトリソグラフィ工程およびエッチング工程を行うことによって、ワードライン47aおよびダミー配線DL1を形成する。なお、ワードライン47aおよびダミー配線DL1の間に層間絶縁層を堆積後、所定の平坦化処理を行なっている(図示略)。続いて、ワードライン47aおよびダミー配線DL1上に、バリアメタル48となる層48Aの形成、ダイオード素子49となる層49Aの形成、第1電極50となる層50Aの形成、可変抵抗素子51となる層51Aの形成、および第2電極52となる層52Aの形成を順次実行する。以上の工程により、図7に示す積層構造が形成される。
【0043】
次に、図8に示すように、層52A上にハードマスク61Aおよびハードマスク61Bを堆積する。そして、所定の反射膜を形成し、レジストをコーティング後、フォトリソグラフィ工程を行なうことによって、図9に示すように、ハードマスク61B上に、パターニングされたレジスト62を形成する。レジスト62は、メモリセルMCの形状に対応するため、マトリクス状に形成される。
【0044】
次に、図10に示すように、レジスト62をマスクとして、ハードマスク61A,61Bをエッチングし、柱状のハードマスク61,61bを形成する。そして、図11に示すように、レジスト62およびハードマスク61bを除去する。
【0045】
続いて、図12に示すように、ハードマスク61をマスクとして、層48A〜52Aをエッチングして、柱状のバリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51、および第2電極52を形成する。その後、ハードマスク61を除去する。
【0046】
次に、図13に示すように、柱状のバリアメタル48、ダイオード素子49、第1電極50、可変抵抗素子51、および第2電極52の間を埋めるように、層間絶縁膜55を堆積する。そして、図14に示すように、CMP処理を行い、第2電極52の上面まで平坦化する。この結果、メモリセルアレイ1を構成するメモリセルMC1とともに、ダミーメモリセルDMC1,DMC2が形成される。なお、ワードライン471〜475が形成されない領域に配置されるダミーメモリセルDMC2は、層間絶縁膜の直上ではなく、ダミー配線DL1上に形成される。ダミーメモリセルDMC2は他のメモリセルMCと同様に配線層上に形成されることから、層構成および高さの違いに起因するダミーメモリセルDMC2の倒壊を防止することができる。
【0047】
以上の工程のうち、配線を構成する低抵抗金属膜形成工程(図7を参照。)からCMP工程(図14を参照。)を繰り返すことによって、メモリセルアレイMCA2〜4を積層する。そして、最上層のメモリセルアレイMCA4の各メモリセルMC4の上面と接触するワードライン47eを形成した後、所定の保護膜57を形成することによって、不揮発性半導体記憶装置10を形成することができる。
【0048】
(変形例1)
つぎに、本実施の形態の変形例1について説明する。図15は、本変形例1における集積回路要部の平面図であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47と、このワードライン47上に形成されるメモリセルMCとの一部を示す。図15に示すように、本変形例1においては、図4に示す場合と比較し、ダミーメモリセルDMC2およびダミー配線DL1に代えて、ダミーメモリセルDMC3を配置している。
【0049】
ダミーメモリセルDMC3は、ダミーメモリセルDMC1が配置されるワードライン471〜475上であって、ダミーメモリセルDMC1の隣りに形成される。このダミーメモリセルDMC3は、メモリセルMCと同じ積層構造を有するとともに、ダミーメモリセルDMC3の上面は、ダミーメモリセルDMC1と同様に、いずれの配線にも接触していない。このため、ダミーメモリセルDMC3は、ダミーメモリセルDMC1と同様に記憶動作を行うことはない。
【0050】
ダミーメモリセルDMC3は、ワードライン471〜475の延長方向においては、ダミーメモリセルDMC1に対し、メモリセルMC間のピッチPと同間隔の間隔Lfを隔てて配置される。したがって、ダミーメモリセルDMC1,DMC3および端部メモリセルMCaは、ワードライン471〜475の延長方向においては、ピッチPで配置される。すなわち、本変形例1では、ダミーメモリセルDMC1,DMC3に示すように、ワードライン471〜475上に、メモリセルMCの配置間隔と同間隔で、端部メモリセルMCaの隣りに複数のダミーメモリセルが配置される。また、ダミーメモリセルDMC3は、交互に右方向または左方向に延伸するワードライン471〜475上の延長側に配置されるため、このダミーメモリセルDMC3間の下層配線の幅方向の間隔Lgは、ピッチPの2倍の間隔となる。
【0051】
この場合、ダミーメモリセルDMC1は、同じワードライン上であって隣りに位置する端部メモリセルMCaの直径の拡大化を防止する。そして、ダミーメモリセルDMC3は、このダミーメモリセルDMC3が配置されるワードライン471〜475の幅方向側において隣りあったワードライン471〜475上に位置する端部メモリセルMCbの直径の拡大を防止する。この場合も、実施の形態と同様に、ダミーメモリセルDMC1,DMC3を近接して形成したメモリセルMCa,MCbの直径Deは、目標値に対して、演算上、±15%程度のばらつきで精度よく形成することが可能になる。
【0052】
このように端部メモリセルMCaの隣りに複数のダミーメモリセルDMC1,DMC3を配置した場合も、実施の形態と同様に、端部メモリセルMCa,MCbの下層配線の幅方向の直径の拡大化を防止することができる。
【0053】
(変形例2)
つぎに、本実施の形態の変形例2について説明する。図16は、本変形例2における集積回路要部の平面図であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47と、このワードライン47上に形成されるメモリセルMCとの一部を示す。図16に示すように、本変形例2においては、図4に示す場合と比較し、ダミーメモリセルDMC1,DMC2およびダミー配線DL1に加え、変形例1において説明したダミーメモリセルDMC3をさらに配置している。
【0054】
ダミーメモリセルDMC1,DMC2,DMC3およびダミー配線DL1は、本実施の形態および変形例1で説明した配置法則に則って配置される。ダミーメモリセルDMC1の隣りに配置されるダミーメモリセルDMC3と、このダミーメモリセルDMC3が配置されるワードライン471〜475の幅方向側で隣り合うダミー配線DL1上に配置されるダミーメモリセルDMC2とは、メモリセルMC間のピッチPと同間隔の間隔Lhを隔てて配置される。
【0055】
この場合、ワードライン471〜475の延長側に位置する端部メモリセルMCaは、この端部メモリセルMCaの隣りに位置するダミーメモリセルDMC1によって、直径の拡大化を防止される。そして、ワードライン471〜475のラインエンド側に位置する端部メモリセルMCbは、この端部メモリセルMCbの隣りに位置するダミー配線DL1上のダミーメモリセルDMC2、および、この端部メモリセルMCbが位置するワードライン471〜475の隣りのワードライン471〜475上のダミーメモリセルDMC3によって、直径の拡大化を防止される。
【0056】
このように、配線上に、ダミーメモリセルDMC1,DMC3およびダミー配線DL1上のダミーメモリセルDMC2を配置した場合も、実施の形態と同様に、端部メモリセルMCa,MCbの下層配線の幅方向の直径の拡大化を防止することができる。
【0057】
(変形例3)
つぎに、変形例3について説明する。図17は、本変形例3における集積回路要部の平面図であり、たとえばメモリセルアレイMCを構成する配線としてワードライン47と、このワードライン47上に形成されるメモリセルMCとの一部を示す。図17に示すように、本変形例3においては、図4に示す場合と比較し、ワードライン471〜475の延長側のみならず、ワードライン471〜473の延伸方向と直交する直線上にもダミーメモリセルDMC4,DMC5が形成される。このダミーメモリセルDMC3は、メモリセルMCと同じ積層構造を有するとともに、ダミーメモリセルDMC4,DMC5の上面は、ダミーメモリセルDMC1,DMC2,DMC3と同様に、いずれの配線にも接触しておらず、ダミーメモリセルDMC4,DMC5は、ダミーメモリセルDMC1,DMC2,DMC3と同様に記憶動作を行うことはない。
【0058】
そして、ダミーメモリセルDMC4,DMC5は、メモリセルアレイMCA外のワードライン47が形成されない領域に配置される。このため、変形例3においては、ワードライン471〜473と同一平面上にダミー配線DL2,3を形成している。このダミー配線DL2、DL3は、ワードライン471〜473の延伸方向と直交する直線上であって、ワードライン471の幅方向側の端部と所定間隔を隔てた位置に配置される。そして、ダミー配線DL2,DL3は、ワードライン471を構成する工程と同工程で形成される。変形例3においては、このダミー配線DL2,DL3上にダミーメモリセルDMC4,DMC5が形成される。なお、ダミーメモリセルDMC4のパターンは、ダミー配線DL2上に配置され、ダミーメモリセルDMC5は、ダミー配線DL3上に配置される。
【0059】
端部メモリセルMCaと、ワードライン471の幅方向側において隣り合うダミーメモリセルDMC4は、この端部メモリセルMCaに対し、メモリセルMC間のピッチPと同間隔の間隔Liを隔てて配置される。そして、このダミーメモリセルDMC4が配置されるダミー配線DL1は、ワードライン471の幅方向においては、ワードライン471に対し、所定の距離Lmを隔てて配置される。この距離Lmは、上述した距離Lcと同じく、ピッチPの1/2以上となる。
【0060】
ダミーメモリセルDMC5は、隣り合うダミーメモリセルDMC4に対し、ワードライン471の延伸方向においては、メモリセルMC間のピッチPと同間隔の間隔Llを隔てて配置される。そして、ダミーメモリセルDMC5は、隣り合うダミーメモリセルDMC4に対し、ワードライン471の幅方向においては、メモリセルMC間のピッチPと同間隔の間隔Lkを隔てて配置される。したがって、ダミーメモリセルDMC5は、メモリセルMCcに対し、ワードライン471の幅方向側においては、間隔Liおよび間隔Lkを加算した距離分を隔てて、すなわちメモリセルMC間のピッチPの2倍の間隔を隔てて配置されることとなる。そして、このメモリセルMCcの隣りに位置するメモリセルMCdと、ワードライン471の幅方向側で隣り合うダミーメモリセルDMC4は、ワードライン471の幅方向においては、メモリセルMC間のピッチPと同間隔を隔てて配置される。そして、ダミーメモリセルDMC4は、隣り合うダミーメモリセルDMC5に対し、ワードライン471の延伸方向においては、メモリセルMC間のピッチPと同間隔を隔てて配置される。したがって、ダミーメモリセルDMC4間は、ワードライン471の延伸方向においては、メモリセルMC間のピッチPの2倍の間隔である間隔Ljを隔てて配置されることとなる。
【0061】
このように、変形例3においては、ワードライン47aのラインエンド側のみならず、メモリセルアレイMCA端部に位置するワードライン471の幅方向側にも、ダミーメモリセルDMC4,DMC5およびダミー配線DL2,DL3を配置している。このため、変形例3によれば、メモリセルアレイMCA端部の配線上に並ぶメモリセルMCの直径の拡大化も防止することが可能になる。
【符号の説明】
【0062】
10 不揮発性半導体記憶装置、41 シリコン基板、42 ウェル、43 不純物拡散層、44 ゲート電極、45 層間絶縁膜、46a,46b,46d ビア、46c 配線、47,47a,47c,47e ワードライン、48 バリアメタル、49 ダイオード素子、50 第1電極、51 可変抵抗素子、52 第2電極、55a〜55d 層間絶縁膜 56,56b,56d ビットライン、57 保護膜、DMC1〜DMC5 ダミーメモリセル、DL1〜DL3 ダミー配線
【特許請求の範囲】
【請求項1】
半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルを形成するメモリセル形成工程と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線を形成する第1の配線形成工程と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線を形成する第2の配線形成工程と、
を含み、
前記メモリセル形成工程は、前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項2】
前記メモリセルは、高さ方向に複数積層されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。
【請求項3】
前記ダミーメモリセルは、前記第1の配線上に、前記複数のメモリセルの配置間隔と同間隔を隔てて前記端部メモリセルの隣りに形成されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の製造方法。
【請求項4】
前記第1の配線形成工程は、前記第1の配線と間隔を隔てて、前記第1の配線と同一平面上に配置されたダミー配線を形成し、
前記ダミーメモリセルは、前記ダミー配線上に形成されることを特徴とする請求項1〜3のいずれか一つに記載の不揮発性半導体記憶装置の製造方法。
【請求項5】
前記ダミー配線は、前記第1の配線に対し、前記第1の配線の延長線上、および/または、前記第1の配線の延伸方向と直交する直線上に形成されることを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
【請求項6】
半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルと、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線と、
前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項1】
半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルを形成するメモリセル形成工程と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線を形成する第1の配線形成工程と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線を形成する第2の配線形成工程と、
を含み、
前記メモリセル形成工程は、前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項2】
前記メモリセルは、高さ方向に複数積層されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置の製造方法。
【請求項3】
前記ダミーメモリセルは、前記第1の配線上に、前記複数のメモリセルの配置間隔と同間隔を隔てて前記端部メモリセルの隣りに形成されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置の製造方法。
【請求項4】
前記第1の配線形成工程は、前記第1の配線と間隔を隔てて、前記第1の配線と同一平面上に配置されたダミー配線を形成し、
前記ダミーメモリセルは、前記ダミー配線上に形成されることを特徴とする請求項1〜3のいずれか一つに記載の不揮発性半導体記憶装置の製造方法。
【請求項5】
前記ダミー配線は、前記第1の配線に対し、前記第1の配線の延長線上、および/または、前記第1の配線の延伸方向と直交する直線上に形成されることを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
【請求項6】
半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルと、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第1の配線と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第1の配線と同一平面視で交差する複数の第2の配線と、
前記複数のメモリセルのうち同じ前記第1または第2の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第2の配線と接触しないダミーメモリセルと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2011−66337(P2011−66337A)
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願番号】特願2009−217787(P2009−217787)
【出願日】平成21年9月18日(2009.9.18)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願日】平成21年9月18日(2009.9.18)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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