【課題】 データを主記憶上やキャッシュメモリ上の所定の記憶領域へストアするためのストア命令を実行するにあたり、ストアデータを保持する演算レジスタの使用効率を向上できるようにする。
【解決手段】 命令処理部１０が、演算結果が保持された演算レジスタ２２が確定すると当該演算結果をストアデータとして演算レジスタ２２からストアデータバッファ５０−０〜５０−ｎに対して発行させるように構成され、ストアポート３０−０〜３０−ｎにストア命令が保持されるよりも先に、ストアデータがストアデータバッファ５０−０〜５０−ｎに保持された場合に、ストア命令がストアポート３０−０〜３０−ｎに保持された時点でリセット部８１がストアデータ保持フラグ３０ｄをオフ状態に設定することを抑止して、ストアデータ保持フラグ３０ｄのオン状態を維持する抑止部８２をそなえる。 （もっと読む）

半導体データプロセッサは、キャッシュメモリを構成する第１メモリ（６）と、前記第１メモリによるキャッシュの対象とされ又はキャッシュの非対象とされることが可能な第２メモリ（２０）と、前記第２メモリが前記キャッシュ非対象としてリードアクセスされるときそのアクセスに応ずるデータの出力動作可能にされるリードバッファ（１２）とを有する。シーケンシャルアクセスはキャッシュメモリによるアクセス高速化を期待し難い。キャッシュ非対象とされる第２メモリをシーケンシャルアクセスするとき、リードバッファからシーケンシャルアクセスに応答するデータを出力することにより、シーケンシャルリードアクセスを高速化することができる。このシーケンシャルアクセスに際して第１メモリのキャッシュ動作は行なわれず、再アクセスの可能性の低いシーケンシャルアクセスデータによって第１メモリに保有されているキャッシュエントリデータが不所望に書換えられることも無い。
（もっと読む）

ストレージサーバー200はセマンティックプロセッサ100を用いてクライアントのリクエストを解析し応答する。セマンティックプロセッサ100内の直接実行パーサ140は、定義された文法にしたがって、クライアントのストレージサーバーのリクエストを含む入力ストリームを解析する。セマンティックプロセッサ実行エンジン150は、データ（例えば、データの移動、数学的及び論理的演算など）の操作をすることができ、クライアントがリクエストしてきたオペレーションを行うために直接実行パーサからのリクエストに応じてマイクロコードセグメントを実行する。このストレージサーバーによれば、作業効率が向上し、いくつかの実施例ではストレージサーバー全体を小型化することが可能になり、メディアデバイスの回路基板上に搭載可能な数個の比較的小型の集積回路から構成することができる。このセマンティックプロセッサ自体は、おそらく数ワットの電力を必要とするにすぎない。 （もっと読む）

開示されたデータ処理システムは、メモリ手段（ＳＤＲＡＭ）と、上記メモリ手段（ＳＤＲＡＭ）にアクセスするため設けられた複数のデータ処理手段（ＩＰ）と、上記メモリ手段（ＳＤＲＡＭ）と上記複数のデータ処理手段（ＩＰ）との間に接続された通信インターフェイス手段を備え、上記通信インターフェイス手段がノードのネットワーク（Ｈ１１，Ｈ１２，Ｈ２）を含み、各ノードがデータ処理手段（ＩＰ）または前のノードからメモリアクセス要求を受信する少なくとも１個のスレーブポート（ｓ）と上記スレーブポート（ｓ）で受信されたメモリアクセス要求に従って次のノードまたは上記メモリ手段（ＳＤＲＡＭ）へメモリアクセス要求を発行する少なくとも１個のマスターポート（ｍ）を備え、上記少なくとも１個のスレーブポート（ｓ）が前のノードのマスターポート（ｍ）または上記データ処理手段（ＩＰ）のうちの１台に接続され、上記少なくとも１個のマスターポート（ｍ）が次のノードのスレーブポート（ｓ）または上記メモリ手段（ＳＤＲＡＭ）に接続される。
（もっと読む）

プロセッサベースの電子システムは、第１のランクおよび第２のランクに配置された複数のメモリモジュールを含む。第１のランク内のメモリモジュールは複数のプロセッサのうち任意のプロセッサによって直接アクセスされ、第２のランク内のメモリモジュールは、第１のランク内のメモリモジュールを介してプロセッサによってアクセスされる。プロセッサと第２のランク内のメモリモジュールとの間の帯域幅は、第１のランク内のメモリモジュールの数を変えることによって変動される。各メモリモジュールは、メモリハブへ結合された複数のメモリデバイスを含む。メモリハブは、各メモリデバイスへ結合されたメモリ制御装置と、各プロセッサまたは各メモリモジュールへ結合されたリンクインタフェースと、メモリ制御装置のうち任意のメモリ制御装置とリンクインタフェースのうち任意のリンクインタフェースとを結合するクロスバースイッチとを含む。
（もっと読む）

一実施形態の場合には、データ処理システム（１０）は、第１のマスタと、第１のマスタ（１２）が使用するために第１のマスタ（１２）と結合している記憶回路（３５）と、第１のプリフェッチ制限（６０）を記憶する第１の制御記憶回路（３８）と、プリフェッチ・バッファ（４２）と、第１の制御記憶回路、プリフェッチ・バッファ、および記憶回路と結合しているプリフェッチ回路（４０）とを含む。一実施形態の場合には、プリフェッチ回路（４０）は、第１のプリフェッチ制限が表示する値に最初に設定されたプリフェッチ・カウンタが期限切れになっているかどうかに基づいて、記憶回路からプリフェッチ・バッファ（４２）に、所定数のラインを選択的にプリフェッチする。一実施形態の場合には、それ故、第１のプリフェッチ制限を、プリフェッチ・バッファ内のミスの間に発生するプリフェッチの数を制御するために使用することができる。
（もっと読む）