【解決手段】
１つの実施形態においては、プロセッサ（１０）はデータキャッシュ（１８）及びロード／ストアユニット（ＬＳＵ）（２０）を備えている。ＬＳＵ（２０）はキュー（２４）及び制御ユニット（２６）を備えており、キュー（２４）内の各エントリは、データキャッシュ（１８）にアクセスしたがリタイヤしなかった異なるロードに割り当てられている。制御ユニット（２６）はデータキャッシュ（１８）の内容が変化したときにキュー（２４）において示される各ロードのデータキャッシュヒット状態を更新するように構成されている。スヌープインデックスが第１のエントリ内にストアされているロードインデックスに一致することと、第１のロードのデータキャッシュヒット状態がヒットを示していることと、データキャッシュ（１８）がスヌープ動作に対するスヌープヒットを検出していることと、スヌープ動作がヒットであるデータキャッシュ（１８）の第１のウエイに第１のエントリ内にストアされているロードウエイが一致することとに応答して、制御ユニット（２６）がキュー（２４）の第１のエントリ内の第１のロードに対するスヌープヒットを検出するように構成されている。 （もっと読む）

【課題】回路規模を増大させることなく、キャッシュミス時にコアがデータを取得するまでのレイテンシを短縮すること。
【解決手段】ＭＩＤＱ１０４は、データメモリ１０６の入力部分に設けられ、ムーブインの実行時に、ＭＡＣ１１５からデータメモリ１０６へ転送されるデータを一時的に保持する。また、ＭＩＤＱ１０４は、データがデータメモリ１０６に書き込まれた後、同一のデータをラインＬ０を介してセレクタ１０７へ出力する。ラインＬ０は、データメモリ１０６の周囲にのみ設けられ、データメモリ１０６の入力部分と出力部分を結んでいる。セレクタ１０７は、データメモリ１０６の出力部分に設けられ、ラインＬ０経由のデータとデータメモリ１０６から出力されたデータとのいずれか一方を選択する。ムーブイン実行時には、セレクタ１０７は、ラインＬ０経由のデータをコア１０１へ転送する。 （もっと読む）

【課題】書き込み不良対策を行う場合の書き込み処理を効率化すること。
【解決手段】ＷＣ２１、ＦＳ１２およびＩＳ１３をクラスタ単位で管理し、ＭＳ１１をト
ラック単位で管理するデータ管理部１２０は、ＷＣ２１からクラスタ単位またはトラック
単位で追い出しが決定された場合、追い出しが決定されたデータ以外のデータをＷＣ２１
から収集し、これらの全体の合計が可能な限り１ブロック分となるように制御して、ブロ
ック書き込みを行い、退避バッファ８０の使用を回避する。 （もっと読む）

【課題】外付けＲＡＭを用いることなく、ＣＰＵに内蔵されているキャッシュメモリとＦｌａｓｈ ＲＯＭのみを用いて、低コストで信頼性の高いデータ通信装置を提供する。
【解決手段】ＣＰＵ１３は、受信部１１により受信されたデータをキャッシュメモリ１４に記憶すると共に、キャッシュメモリ１４の記憶容量よりも小さく、かつＦｌａｓｈ ＲＯＭ１２に対してデータの書き込み及び消去を行いうる容量の最小単位である１ページ又はその整数倍を１転送単位として、キャッシュメモリ１４に記憶されたデータ容量が１転送単位に達する毎に、一時記憶領域１２ｂに転送し、他のデータ通信装置から信号が送信されていない時に、一時記憶領域１２ｂから、そこに記憶されているデータを１転送単位ずつ読み出して、キャッシュメモリ１４に一時的に記憶させると共に、直ちに恒久記憶領域１２ａに転送して記憶させる。 （もっと読む）

本発明は、第１のメモリと第２のメモリとを備えるメモリ配置であって、前記第２のメモリが、前記メモリ配置の外部の一つ以上のコンポーネントへの前記メモリ配置の外部インタフェースとして作用し、前記第１のメモリの異なる部分を同時アクセスするように、前記第１のメモリに動作可能に結合されたメモリ配置を含む、方法、装置およびシステムを提供する。
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【課題】より迅速で、NAND型フラッシュメモリやこれを制御するコントローラに掛かる負荷を軽減することのできるNAND型フラッシュメモリのデータ書き込み方法の提供。
【解決手段】ホストとNAND型フラッシュメモリの間にキャッシュメモリを設け、ホストから書き込み指令されたデータを、キャッシュメモリに一旦待避させ、フラッシュメモリのデータの書き換えを纏めて処理する。キャッシュメモリを、当該NAND型フラッシュメモリの１ページの２のｍ乗倍（ｍは０または正の整数）の大きさの物理セグメントの集合体で構成し、CPUが各物理セグメントに対するデータ書き込み状況をセクタ単位で記録、管理する。 （もっと読む）

【課題】装置の大型化や高コスト化を招かない構成で、電源断による事故が発生しても記録データを消失から保護することのできる情報記録再生装置を提供する。
【解決手段】本発明に係る情報記録再生装置１は、ホストコンピュータ２から送信される記録データを格納する不揮発性のキャッシュメモリ部１０と、ディスクと揮発性バッファメモリとを内蔵したディスク装置３０と、ディスク装置の揮発性バッファメモリ部の空き容量情報を取得する空き容量検出手段２１と、空き容量情報に基づきキャッシュメモリ部におけるディスクへの記録が完了していないデータ領域の境界を示す境界位置情報１４を算出してキャッシュメモリ部の一部１６に記録する未記録領域管理制御手段２２とを備える。 （もっと読む）

【課題】複数の処理装置に一対一に複数のキャッシュを接続した場合に、複数のキャッシュ間で効率的にデータ転送を行うことができるキャッシュシステムを提供することを課題とする。
【解決手段】複数の処理装置（１０１〜１０３）と、前記複数の処理装置に一対一に接続された複数のキャッシュ（１１１〜１１３）と、前記複数のキャッシュに接続され、前記複数のキャッシュ間のデータ通信を行うネットワーク（１４２５）と、前記キャッシュ毎に設けられ、前記キャッシュが前記ネットワークに対してデータ通信するための複数のバッファ（１４０１〜１４０３，１４１１〜１４１３）とを有し、前記処理装置が要求したデータが、一のキャッシュでミスした場合、前記複数のバッファの状態（１４２３）に応じて、前記キャッシュが前記ネットワークを介してデータ通信することを特徴とするキャッシュシステムが提供される。 （もっと読む）

【課題】回路規模の増加を抑えつつ、高速なデータ処理を実行することが可能で、ソフトウェア設計資産の再利用性が高いデータ処理装置を提供する。
【解決手段】第１のデータ一時記憶部１０７及び第２のデータ一時記憶部１０８は、書き込まれた順序でデータを読み出すことが可能なメモリである。第１のデータ転送制御部１０９は、外部メモリ２００に対する読み出し又は書き込みを行うアドレスを所定のアドレスシーケンスに従って算出し、外部メモリ２００と第１のデータ一時記憶部１０７及び第２のデータ一時記憶部１０８との間のデータ転送を制御する。第２のデータ転送制御部１１０は、プロセッサ部１０１と第１のデータ一時記憶部１０７及び第２のデータ一時記憶部１０８との間のデータ転送が単一のアドレス指定にて行われるよう制御する。 （もっと読む）

【課題】パイプラインにおける有効な命令の処理率を向上させるプロセッサシステムを提供すること。
【解決手段】本発明の一形態のプロセッサシステムは、パイプラインに、キャッシュメモリ（２）と、複数の命令を格納する命令フェッチバッファ（４１）と、前記キャッシュメモリに対するデータアクセスを要求する実行モジュール（６）と、前記実行モジュールのデータアクセスに係る情報を出力するタグメモリ（３２）と、前記命令フェッチバッファのエントリ情報と、前記タグメモリからのデータアクセスに係る情報とに基づき、前記キャッシュメモリに対するアクセスを調停する調停回路（１）と、を備える。 （もっと読む）

【課題】フラッシュメモリ装置２０００を制御する応答速度が向上したメモリコントローラ１０００を提供する。
【解決手段】メモリコントローラ１０００は、フラッシュメモリ装置２０００に書き込まれるデータを貯蔵するバッファメモリ１５００と、バッファメモリの読み出し及び書き込み動作を制御するバッファメモリのインターフェース１４００と、ハードウェア的にデータ命令を解釈する命令語の自動処理ユニット１６００を含み、データ命令が書き込み情報を含むとき、命令語の自動処理ユニットは入力されたデータがバッファメモリに貯蔵されたデータと連続性を有するか否かを判断し、連続性があるとき、入力されたデータがバッファメモリに貯蔵されたデータに連続して貯蔵される様にバッファメモリのインターフェースを制御する。 （もっと読む）

【課題】ストア対象キャッシュラインデータにエラーがないことを確認した後で、実際にストアデータをキャッシュメモリ（ＲＡＭ）に書き込む前にＲＡＭエラーが発生しても、正しいエラー訂正コードを生成可能とする。
【解決手段】ストアデータの書き込みに先立ってストア対象キャッシュラインデータをレジスタに格納し、ストアデータをキャッシュメモリに書き込み、レジスタ格納内容とストアデータとをマージし、そのマージ結果に対してエラー訂正コードを生成する。 （もっと読む）

【課題】キャッシュメモリに対するロード、ストアに関する命令を、チップ面積の増大を招くことなく同時に２つの実行を可能とする。
【解決手段】キャッシュメモリ３、ラインバッファ４、ラインバッファを介してキャッシュメモリからデータを読み出す第１のロード命令、又はデータをキャッシュメモリに書き戻す第１のストア命令を実行する第１のロードストアユニット２ａ、第２のロード命令又は第２のストア命令を実行する第２のロードストアユニット２ｂ、第１のロード命令又は第１のストア命令を第１のロードストアユニットに、第２のロード命令又は第２のストア命令を第２のロードストアユニットに割り当てて実行させるディスパッチユニット１３とを備え、ディスパッチユニットは第１のロード命令又は第１のストア命令と、第２のロード命令又は第２のストア命令とが同一ラインをアクセスするものである場合同時実行させる。 （もっと読む）

【課題】安価なＮＡＮＤ型フラッシュメモリを使用しつつも、読み出し命令に対するレイテンシをＮＯＲ型フラッシュメモリと同程度に抑制することが可能なメモリシステムを得る。
【解決手段】メモリモジュール１のＰＯＲ時に、ページＰ１〜Ｐｎの第１部分Ｐ１ａ〜ＰｎａがＮＡＮＤ型フラッシュメモリ３から読み出され、エラー訂正部７によって所定のエラー訂正処理が行われた後、バッファメモリ６に書き込まれる。コントローラ２がホストシステム８からページの読み出し命令を受けると、制御部４は、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａを読み出して、ホストシステム８へデータ転送する。 （もっと読む）

電子デバイス（２００）は、バッファランダムアクセスメモリ（ＲＡＭ）（２１５）に動作可能に結合されたプロセッシングユニット（２２０）を備え、該バッファランダムアクセスメモリが、電気的消去可能プログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）をエミュレートするように構成された不揮発性メモリ（２０５）に動作可能に結合される。プロセッシングユニット（２２０）は、バッファＲＡＭ（２１５）と不揮発性メモリ（２０５）との間を第１のクロック周波数でデータを転送するように構成されている。第２のＲＡＭ（２２５）は、プロセッシングユニット（２２０）と不揮発性メモリ（２０５）との間に動作可能に結合され、プロセッシングユニット（２２０）は、プロセッシングユニット（２２０）による書き込み中又は読み出し中のバッファＲＡＭ（２１５）内のアドレスを識別するように、第２のＲＡＭ（２２５）内にタグビットを設定する。 （もっと読む）

複数のタグメモリを用いて、多数同時ストア動作をサポートするキャッシュメモリシステム及び方法を提供する。キャッシュデータシステムはさらに、ストア機能と同時の単一のキャッシュロード機能と共に、多数同時キャッシュストア機能を提供する。実施形態は、キャッシュ書込みバッファが、キャッシュメモリシステム又は装置への、データストア動作に対するボトルネックとして動作しない、キャッシュメモリを創出する。
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【課題】内部のメモリ動作状態に拘わらずにライトアクセスの要求を受け付ける事が容易な半導体集積回路を提供する。
【解決手段】半導体集積回路（１）は、半導体チップ（１Ａ）上に形成された複数のメモリバンク（ＢＮＫ０〜ＢＮＫ７）と、複数のライトバッファ（ＷＢ０〜ＷＢ３）と、外部入力回路（Ｉ／Ｆ１）と、制御回路（ＭＣＮＴ）とを有する。複数のメモリバンクは、データ入力部と格納されたデータのリフレッシュ動作が定期的に必要とされる複数のメモリセルとをそれぞれ有する。制御回路は、対応するメモリバンクのリフレッシュ動作と読み出し動作の期間に、外部入力回路に供給されたデータを対応するライトバッファに選択的に保持させる様に、対応するライトバッファを制御し、対応するメモリバンクのリフレッシュ動作と読み出し動作の完了後に、対応するメモリバンクにデータが対応するライトバッファに供給するよう制御する。 （もっと読む）

【課題】キャッシュメモリ内蔵のＣＰＵを有する集積回路装置において、機能を低下させることなくキャッシュメモリの消費電流を減らすこと。
【解決手段】本集積回路装置１０は、ＣＰＵ２０とキャッシュメモリ３０とキャッシュインターフェース回路４０と、ＣＰＵの要求データ幅よりも大きいバス幅を持つキャッシュデータバスとを含み、前記キャッシュインターフェース回路４０は、要求アドレスに基づきＣＰＵの要求データ幅よりも大きいキャッシュデータバスのバス幅分のデータを読み出し、読み出したデータをＣＰＵの要求データ幅単位で取り出し可能に保持し、ＣＰＵの要求アドレスのデータが前記データ保持回路に保持されている場合には、データ保持回路に保持されているデータをＣＰＵにむけ出力し、ＣＰＵの要求アドレスに応じたキャッシュメモリへのアクセスを行わないサイクルはキャッシュメモリのクロックをストップ又は低パワーにするための低パワー制御信号を生成して出力する。 （もっと読む）

【課題】 高速スループットバスを使用してキャッシュ制御を高速化したディスクアレイ装置を提供する。
【解決手段】 外部インタフェース制御部１１１、データ転送制御部１１２、制御メモリ１１３、プロセッサ１１４、コマンド制御部１１５、通信バッファ１１６を持つディレクタ装置１１と、キャッシュデータ格納メモリ１２１、コマンド制御部１２２、通信バッファ１２３、プロセッサ１２４、キャッシュ管理メモリ１２５を持つ共有メモリ装置１２とを有するディスクアレイ装置１００は、ディレクタ装置１１と共有メモリ装置１２とが、データ転送制御部１１２、１２２間でデータ転送バス１３を介して接続され、コマンド制御部１１５、１２２間でコマンド通信バス１４を介して接続される。データ転送バス１３とコマンド通信バス１４とは、転送レートの高いシリアルバスである。 （もっと読む）

【課題】ライト素子により、媒体へのライト動作を行う媒体記憶装置において、ライト系経路の診断を装置のパフォーマンスを低下せずに、実行する。
【解決手段】ホストのライトコマンドに対しては、ライトデータをデータメモリ（１４）に格納し、ホストに応答を返し、その後、データメモリ（１４）から記憶媒体（１９）へライトバックする。このライトバック時に、ライトデータの最終部分を含む一部のデータを、記憶媒体（１９）からリードし、データコンペアを行う。このため、ホストに影響せずに、ライト系経路の診断が可能となり、最終部分を含む一部のデータを対象とするため、短時間で、診断が可能となり、パフォーマンスの低下を最小限にできる。 （もっと読む）