【課題】電力的に効率的な命令プリフェッチメカニズム
【解決手段】
プロセッサは、重み付き分岐予測値を生成する条件付き分岐命令予測機構を含む。強い重み付き予測よりも正確さが低くなる傾向がある弱い重み付き予測に関しては、推測的にキャッシュを満たしてその後にフラッシュすることと関連する電力は、命令プリフェッチを停止させることによって節約される。命令フェッチは、分岐条件がパイプライン内において評価されさらに実際の次のアドレスが知られているときに継続する。代替として、キャッシュからのプリフェッチが継続することができる。適切なキャッシュデータが誤予測された分岐に基づいてプリフェッチされた命令に置き換えられるのを回避するため、キャッシュミスの場合は弱い重み付き予測に応じてプリフェッチを停止させることができる。 （もっと読む）

本発明の一実施形態は、ストール中に“ハードウェア・スカウト・スレッディング”として知られる技法を通して投機的にコードを実行することによってプリフェッチを生成するシステムを提供する。このシステムは、プロセッサ内でコードを実行することによって立ち上がる。ストールが生じると、投機的実行の結果が生み出すプロセッサのアーキテクチャ状態への確定なしで、ストールした点からコードを投機的に実行する。もしシステムに、この投機的実行の間にメモリ参照が生じたら、システムは、ターゲット・アドレスがこのメモリ参照を決定することが可能かどうかを判定する。もし可能であると判定すれば、システムは、メモリ参照にプリフェッチを発行し、プロセッサ内のキャッシュにメモリ参照のためのキャッシュ・ラインをロードする。
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【課題】 比較的高速に動作する場合にあっても適正なタイミングで命令列を読み出すことによって高い処理能力が得られるプロセッサを提供する。
【解決手段】 メモリ１０１から命令をフェッチするフェッチ部１０７ａ〜１０７ｄの各々が、転送された命令を蓄積するフェッチ・バッファ１０９ａ〜１０９ｄの1つ、フェッチ・バッファ１０９ａ〜１０９ｄのうち対応するものの命令データの蓄積状態に基づいて命令データ転送の緊急度を設定すると共に、命令データ転送を要求する命令データ転送要求信号と緊急度を示す信号を出力して命令データ転送を要求するプログラム制御部１０５ａ〜１０５ｄの１つを備える。また、緊急度に基づいて命令データ転送の優先順位を設定し、設定された優先順位にしたがってフェッチ部１０７ａ〜１０７ｄのフェッチ要求にかかる命令を前記メモリから読み出すメモリ制御部１０３によってプロセッサを構成する。 （もっと読む）

【課題】 プリフィックス命令を含む命令セットを有する情報処理装置におけるパイプライン制御を簡略化して高速実行可能な情報処理装置を提供する。
【解決手段】 情報処理装置１は、フェッチ回路１２の複数の命令キューにそれぞれフェッチされた複数の命令コードの内のいずれか１つを命令選択回路１５に選択させる命令コードセレクト信号を発生するセレクト信号発生回路２６と、命令選択回路１５で選択された命令コードを条件によってプリフィックス命令に変換する命令コード変換回路１７と、プリフィックス命令コードをノンオペレーション命令コードとみなすデコード回路１８と、フェッチ回路１２の複数の命令キューにそれぞれフェッチされたターゲット命令を表す命令コード及びプリフィックス命令を表す少なくとも１つの命令コードに基づいて、ターゲット命令のデコードを行うプリフィックスデータ生成回路１３とを具備する。 （もっと読む）

【課題】 分岐命令が含まれていると、命令の先読みによる利点が生かされず、却って処理効率を低下させてしまうという問題があった。
【解決手段】 ＲＡＭ３０のアドレスへのプログラムコードの書き込み時に、プログラムコードが分岐命令であるかどうかを示す識別データを当該アドレスに対応付けて記憶しておき、プロセッサ１００によるＲＡＭ３０からのプログラムコードの読み出し時に、その読み出しアドレスに分岐命令が記憶されているかどうかを判定し、記憶されていないと判定されると、そのアドレスに連続するアドレスのプログラムコードをＲＡＭ３０から読み出してデータ保持回路１０１に記憶する。 （もっと読む）

パイプライン化されたプロセッサにおいて、命令キャッシュよりも前に配置されたプリ復号器がPC相対アドレス又は絶対アドレスの分岐命令の分岐ターゲットアドレスを計算する。該プリ復号器は、該ターゲットアドレスと該分岐命令アドレスが同じメモリーページに存在するか否かを判別するためにBTAと分岐命令アドレス（BIA）を比較する。このことを表す分岐ターゲット同一ページ（BTSP）ビットが該キャッシュに書き込まれ、該命令に関連付けられる。分岐命令が実行され、分岐が発生したと評価された場合、BTSPビットにより表されるようにBTAがBIAと同じページにあるならば、BTAの許可属性を検査するためのTLBアクセスが抑制される。このことは、TLBアクセスが抑制され、分岐命令が最初にフェッチされる際にBTAとBIAの比較が一回だけ実行されるために、電力消費を削減する。更に、プリ復号器は、BTAの生成と選択のクリティカルパスからBTAとBIAの比較を取り除く。 （もっと読む）

【課題】マイクロコントローラのマルチスレッド性能の特性を向上させ、マイクロコントローラ用ソフトウェアコードの開発に有用な情報を提供するシステムを提供する。
【解決手段】マルチスレッド式マイクロコントローラは、本質的にリアルタイムで、例えば１つまたは２、３のクロックサイクルで、いくつかのマルチスレッドシステムコールを実行するように構成されたスレッド制御ハードウェア（論理）を有するスレッド制御ユニットを含む。システムコールは、ミューテックスロック、待機条件、および信号命令とを含むことができる。スレッドコントローラは、マルチスレッドシステムコールの実行に用いられるいくつかのスレッド状態、ミューテックス、および条件変数レジスタを含む。スレッドは、空き、実行、作動可能および待機を含むいくつかの状態間を移行することができる。 （もっと読む）

命令がキャッシュに記憶される前に、プリデコードされるパイプライン方式のプロセッサにおいて、不正確にプリデコードされた命令が、パイプライン内の実行中に検出される。対応する命令は、キャッシュ内で無効にされ、命令は、分岐命令として評価するように強制される。具体的には、分岐命令は、“行われない（not taken）と予測ミスされた”と評価され、不正確にプリデコードされた命令のアドレスの分岐ターゲットアドレスをもつ。したがって、キャッシュラインは無効にされ、不正確にプリデコードされた命令が、メモリから正確なアドレスで再びフェッチされるようにする。次に、再びフェッチされた命令は、正確にプリデコードされ、キャッシュに書き込まれ、実行される。 （もっと読む）

【課題】ブランチ目的アドレスを利用してキャッシュウェイを予測するプロセッサ及びその方法を提供する。
【解決手段】フェッチ部が次のプロセッササイクルにフェッチするアドレスを決定するのと並行して、ブランチ予測部が予測したブランチ目的アドレスの一部情報が、ウェイ予測部がブランチ目的アドレスを解釈して検出したサブタグのうちいかなるものとマッチングされるかを比較するプロセッサである。このような比較によって、キャッシュヒットを発生させる可能性があるキャッシュウェイを決定し、ブランチ目的アドレスが次にフェッチする命令語アドレスと決定されれば、決定されたキャッシュウェイのみ接近してフェッチ命令語を抽出する。 （もっと読む）

【課題】 高速でコンパクトなスーパースケーラマイクロプロセッサを実現する。
【解決手段】 １つ以上の各命令に同時にアドレスを付与するスーパースカラーレジスタリネーミング回路と、命令をプログラム順序外で実行する複数の機能ユニットと、命令の実行結果をストアするバッファであって、各命令に付与されたアドレスが、実行結果をストアするバッファ内の位置を示すバッファと、リタイアされた命令の実行結果を提供するように参照される複数のアレイ位置を含むレジスタアレイと、実行された命令がリタイア可能か否かを決定するリタイアメント制御ブロックと、リタイア可能な命令群の各命令の実行結果をレジスタアレイ内のアレイ位置に同時に関連付けてリタイア可能な命令群を同時にリタイアさせる命令リタイアメントユニットを備えた１つ以上の命令をプログラム順序外で実行するように構成したものである。 （もっと読む）

【課題】 キャッシュミスヒットによる処理効率の低下と併せてデータハザードによる処理効率の低下を防ぐことが可能なパイプラインプロセッサを提供する。
【解決手段】 複数の命令を各々多段階の動作ステージに区切って実行するパイプラインプロセッサ３に対し、動作ステージのうちの命令を取り込むフェッチステージにおいて命令が格納される命令フェッチレジスタ１１９及び命令フェッチレジスタ制御部１０９を設け、フェッチステージにおいて命令を取り込むことができないキャッシュミスヒットを命令フェッチレジスタ制御部１０９が検出する。また、ミスヒットが検出された場合、命令フェッチレジスタ制御部１０９は、命令フェッチレジスタ１１９を継続して動作させる。 （もっと読む）

プロセッサ内で実行する対象の命令のソース・オペランドを供給するための方法及び装置。特定の実施例は、レジスタを有するレジスタ・ファイル・ユニットと、命令をスケジューリングするためのスケジューラとを有し得る。特定の実施例では、スケジューラは、命令と、その命令のソース・オペランドとを非同期に受け取るものとし、ソース・オペランドは、レジスタ・ファイル・ユニットから受け取られる。
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【課題】 条件付き命令を非順次的に実行することによって、ハードウェア装置の性能を改善することが可能なハードウェア装置を提供する。
【解決手段】 ハードウェア装置１００は、条件生成命令、条件付き命令または条件使用命令をフェッチし、条件付き命令について、目的オペランドの元のレジスタを別のレジスタにリネームすることにより、フェッチされた命令を非順次的に発行する解読／発行部１１０と、発行された命令を実行する実行ユニットを有する実行部１３０と、条件付き命令のリネーム情報、条件及び実行結果を記憶するリネームされたレジスタを有し、条件生成命令の実行結果に基づいて条件が満たされている有効条件付き命令を読み出すことにより、記憶された条件付き命令の実行結果を出力する条件処理部１５０と、条件処理部１５０により出力された条件付き命令の実行結果を元のレジスタに記憶するレジスタファイル１７０と、を備えている。 （もっと読む）

マルチスレッディングプロセッサにおけるスケジューリング方法に関し、マルチスレッディングプロセッサの動作状態に応じてコンテキストユニットに割り当てられたスレッドから実行するスレッドを動的に選択し、同時実行するスレッド数または組み合わせを動的に変化させる。また、コンテキストスイッチの際にマルチスレッディングプロセッサの動作状態に応じてコンテキストユニットに割り当てるスレッドを動的に選択する。動作状態を判断する一例としては、スレッドごとに所定の期間内のフェッチストール回数、キャッシュミス回数、メモリアクセスレーテンシまたはＩＰＣカウンタなどが設定された基準値を超えるかどうかで判断する。組み合わせの選択法の一例としては、スレッドを同時実行する際マルチスレッディングプロセッサ内の特定ユニットへの処理集中を避けるように、負荷の高いものと少ないものを明示的に選択する方法がある。
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【課題】 依存性によるデータ・エラーの発生を回避し、複数の命令を平行処理的にアウト・オブ・オーダで実行可能にする。
【解決手段】 命令フェッチ・ユニットと、命令をアウト・オブ・オーダで実行するための実行ユニットとを含み、実行ユニットが、レジスタファイル（２５０）と、複数の機能ユニット（２６０，２６２）と、レジスタファイルから複数の機能ユニットへデータを転送する第１バス（２５４，２２５）と、複数の機能ユニットからレジスタファイルへデータを転送する第２バス（２７５，２７６）と、命令ウインドウ内の命令のすべてに関して、アウト・オブ・オーダでメモリシステムにロード要求を行い、命令ウインドウ内の命令のすべてに関してイン・オーダでストア要求を行うよう適応させたロードストア・ユニット（２０５）とを含むようにしたものである。 （もっと読む）

少なくとも１つのマイクロプロセッサ（９０）および少なくとも１つの補助演算ユニット（４０）を有するデータ処理デバイス（１００、１００’）、およびデータ処理デバイス（１００、１００’）によって少なくとも１つの特定の計算を実行する方法を開発して、マイクロプロセッサ（９０）による介入なしに複数の計算を順次に実行できるようにするため、少なくとも１つの周辺メモリ（１０）、たとえば、少なくとも１つのＲＡＭ（ランダム・アクセス・メモリ）、少なくとも１つのＲＯＭ（読み出し専用メモリ）、または少なくとも１つのＥＥＰＲＯＭ（電気的に消去可能およびプログラム可能な読み出し専用メモリ）からレジスタをロード可能にすることが提案される。
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【課題】 ＣＰＵによる分岐命令の実行時における分岐ペナルティを低減させることが可能な回路規模の小さいメモリ制御回路を提供する。
【解決手段】 分岐先バッファ１は、ＣＰＵ１０により実行された分岐命令による分岐先命令とその命令アドレスをキャッシュし、その後にＣＰＵ１０により分岐命令が実行された際に、ＣＰＵ１０が出力する分岐先の命令アドレスと分岐先バッファ１内の命令アドレスとが一致した場合に、分岐先バッファ１内の分岐先命令をＣＰＵ１０に供給する。分岐命令が実行された場合には、アドレス比較回路２では、分岐先の命令アドレスと分岐元の命令アドレスとが比較され、バッファ更新制御回路３は、アドレス比較回路２による比較結果に基づき、命令の分岐により命令アドレスの値がマイナス方向に変化した場合にのみ、分岐先バッファ１のデータを分岐先命令で更新する。 （もっと読む）

【課題】データエントリをバッファから廃棄するか否かを決定するシステムを提供する。
【解決手段】システムは、データエントリを受信するように構成されたバッファ４２５と、事前復号論理装置４５０と、廃棄論理装置４３５とを含む。事前復号論理装置４５０は、データエントリに対する第１のセットの廃棄条件に対応する第１の情報を受信し、第１の情報に基づいてデータエントリに対する事前復号された廃棄情報を発生するように構成される。廃棄論理装置４３５は、事前復号された廃棄情報と、データエントリに対する第２のセットの廃棄条件に対応する第２の情報とを受信し、事前復号された廃棄情報及び第２の情報に基づいてデータエントリを廃棄するか否かを決定するように構成される。 （もっと読む）

【課題】投機フェッチの実行が結果的にメモリアクセスのレーテンシを悪化させることを防ぐこと。
【解決手段】ビジー制御部４５０が、ＢＵＳ−ＳＣ₃−ＭＡＣ₁７１０の負荷状態を管理し、高負荷になった場合に、投機フェッチ発行部４４０にＢＵＳ−ＳＣ₃−ＭＡＣ₁７１０が高負荷であることを通知し、投機フェッチ発行部４４０が、ＢＵＳ−ＳＣ₃−ＭＡＣ₁７１０が高負荷である場合に、投機フェッチの発行を抑止する。また、投機フェッチの応答データの転送先や待ち合わせ場所を指定して投機フェッチを実行する。 （もっと読む）

【課題】 低消費電力とプログラムの高速実行との要求に対して柔軟に対応する。
【解決手段】 命令のフェッチ制御部（５）と、前記フェッチ制御部によりフェッチされた命令を保持する命令バッファ（１５）と、前記命令バッファに保持された命令を所定の順番にパイプラインで実行する実行部（６）とを含む。フェッチ制御部は、分岐命令の命令アドレスを用いて条件分岐の予測方向とその確度を示す予測情報を取得し、条件分岐命令における分岐予測側の命令のフェッチと分岐非予測側の命令のフェッチを行なうことが可能であると共に、前記予測情報に応じて選択的に分岐非予測側の命令のフェッチを抑止する。前記フェッチ制御部は、前記予測情報による分岐予測の確度が相対的に高いときに前記非予測側の命令のフェッチを抑止する。 （もっと読む）