【課題】マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前にオペランドキャッシュミス／ヒット予想を行う事で従来よりも早い段階でスレッドの制御を行い、パイプラインのストールを解消する為の方法を提供する。
【解決手段】本発明は、マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前に命令がリード判定回路でリード命令と判別された後に、キャッシュ予想回路で命令アドレスを読み込んで履歴テーブルおよびグローバルカウンタを参照する事でオペランドキャッシュミス／ヒットを予想し、前記命令がキャッシュミスをするリード命令と予想された場合にスレッドの切り替えを行う事でパイプラインのストールを解消する。 （もっと読む）

【課題】ＣＰＵが発行する命令は、１サイクルに１命令以上が供給されるため、毎サイクル、命令メモリ読み出しが発生し、消費電力が大きい。また、マルチプロセッサ構成の場合、命令メモリ個数が増加し、毎サイクル、命令メモリの同時アクセスが発生し、消費電力が大きくなる。
【解決手段】命令のオペランドに２次元のソースレジスタとデスティネーションレジスタを指定する手段を設け、複数サイクルで、複数のソースレジスタを使用した演算を実行し、複数のデスティネーションを得る。複数ソースレジスタを利用して、複数サイクル消費してデスティネーションを得る命令において、データ丸め込み演算器をパイプラインの最終段に接続する。更に、複数のＣＰＵを直列接続し、共有型の命令メモリを共有して使用する。この際、各ＣＰＵの命令オペランドに、隣り合うＣＰＵ間の同期を制御するためのフィールドを有し、同期化制御を行う。 （もっと読む）

【課題】プロセッサからコプロセッサへのデータ転送の効率を向上出来る演算装置、プロセッサシステム、及び映像処理装置を提供する。
【解決手段】データ保持可能な第１領域と、第２動作モードにおいて設けられ、データ保持を禁止された第２領域とを備えたレジスタ２２と、前記第２動作モードにおいてアクセスされた前記第２領域に対応するデータのアドレスを生成し、該アドレスに対応するデータをメインプロセッサ２の第１メモリ１１から直接読み出す制御部２１と、前記第１動作モードにおいて、前記アクセスされた前記第１領域に保持されるデータを用いて演算を行い、前記第２動作モードにおいて、前記制御部２１で読み出された前記データを用いて演算を行う演算部２３とを具備する。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、大きなデータに対して繰り返し同じ処理を行うことに適した演算処理装置を提供する。
【解決手段】演算処理装置は、予め定められたアクセスパターンに基づいて、メモリにアクセスして、データを順次読み出すメモリアクセス回路と、前記メモリアクセス回路が読み出したデータを格納するための格納部であって、当該格納部の空き容量が無くなるまで、前記メモリアクセス回路が前記メモリからデータを順次読み出し、この読み出したデータが格納される、格納部と、前記格納部に格納されているデータを取得する、プロセッサと、を備えて構成されている。 （もっと読む）

【課題】 多数の非同期式パイプラインのための、データ・キャッシュ・ミスをアウト・オブ・オーダ方式で処理するための装置が提供される。
【解決手段】 この装置は、ロード・タグ（ＬＴＡＧ）識別子をロード命令と関連付け、ロード・ターゲット・バッファのロード・テーブル・データ構造への索引として多数のパイプラインにわたるロード命令を常時監視する。ロード・テーブルは、キャッシュ・ヒット／ミスを管理し、Ｌ２キャッシュからのデータの再生を助けるために用いられる。ロード命令が発行され、ロード・テーブル内の対応するエントリを「ミス」とマーク付けされたものとして見るとき、ロード命令の発行の効果が取り消され、ロード命令は、要求されるデータが再生された際に命令パイプラインに対して将来再発行するために、ロード・テーブルに格納される。 （もっと読む）

【課題】占有面積を拡大させることなく、処理速度の向上を実現することができるコンピュータシステムを提供する。
【解決手段】メインＣＰＵ２と、コプロセッサ３と、外部メモリ４と、これらを接続するバス５とを備えるコンピュータシステム１において、コプロセッサコアは、命令を書き込む２ページ構成の命令メモリ６と、データを書き込む２ページ構成のデータメモリと、命令を実行するコプロセッサコア８と、これらを接続するバスＩ／Ｆ１０とを備え、先発タスクの処理中に、後発タスクを処理するための命令及びデータの書き込みを行なって、先発タスクの終了後に各ページの接続先の切り替えを行なう。 （もっと読む）

【課題】 ノンブロッキング動作におけるパイプラインのストールを抑制することのできるマイクロプロセッサを提供する。
【解決手段】 命令の実行をパイプライン処理するマイクロプロセッサは、メモリ１と、先行のロード命令によりメモリ１から読み出されたデータを保持するバッファレジスタ２と、バッファレジスタ２の保持されたデータが有効であること示すフラグを立てるフラグ生成部３と、演算命令による演算を実行するＡＬＵ４と、ＡＬＵ４の出力を格納するパイプライン・Ｍステージレジスタ５と、選択信号Ｓによりバッファレジスタ２の出力とパイプライン・Ｍステージレジスタ５の出力のいずれかを選択してＧＰＲ７へ出力するセレクタ６と、フラグ生成部３にフラグが立っているときに実行される命令がＧＰＲ７への書き込みを伴わない命令であるときにバッファレジスタ２の出力を選択するよう選択信号Ｓを生成する選択信号生成部８とを具備する。 （もっと読む）

【課題】 プロセッサの高性能化を図るためには、命令の解読より前の段階で何らかの先行処理を行う必要があるが、組み込み等でよく使われる可変長命令体系のプロセッサの場合には、命令の先頭位置を決定する必要があり、その為には前回の命令フェッチの状態を保存する命令フェッチ状態保存器が必要となり、かつ、その状態は分岐発生時にリセット制御する必要があるなど、ハードウェアが増加したりクリティカルパスが発生するという問題があるだけでなく、制御的にも複雑でバグ発生の要因にも成り得るという問題がある。
【解決手段】 可変命令語長の命令列を実行するプロセッサであって、前記命令列に含まれ、操作を記述する命令語を解読する命令解読器と、前記命令語とは排他的に、かつ一定間隔毎に前記命令列に含まれる、命令の位置情報を取り出す命令位置取得手段とを備えることを特徴とする。 （もっと読む）

【課題】レジスタファイルの消費電力を低減し、メモリデータのロードと演算の高速化が容易なロード／ストア・アーキテクチャ型のプロセッサ及び演算制御方法を提供する。
【解決手段】本発明のプロセッサは、ロード／ストア・アーキテクチャ型のプロセッサであって、ロードデータ、ストアデータ、演算対象データおよび演算結果データを保持するための第一の記憶手段と、ロードデータと演算対象とするデータを一時保持する第二の記憶手段と、前記第一の記憶手段の一部分の代わりに前記第二の記憶手段を使用するよう制御する制御手段とを備える。または、ロードと演算を同時実行するように制御すると共に専用レジスタを使用するように制御する。 （もっと読む）

【課題】
ノンブロッキング・ロード機能を備えたマイクロプロセッサであっても、非整列ロード命令が発行された場合、若しくはキャッシュアクセスにおいてキャッシュミスがあると、パイプラインストールが発生する。
【解決手段】
ロード・ストア・ユニット２２は、ロード先レジスタのロード前の値を格納するＴｏｐレジスタ１０３と、命令デコード部１３より発行されたロード命令が、非整列ロード命令であるか否かを判定する非整列命令判定部１０４と、Ｔｏｐレジスタ１０３に保持されたデータを格納可能な退避レジスタ１０６とを備えており、非整列命令判定部１０４が非整列ロード命令と判定した場合に、Ｔｏｐレジスタ１０３の格納データを退避レジスタ１０６に格納し、Ｔｏｐレジスタ１０３を命令デコード部１３が発行する後続命令に使用可能とする。 （もっと読む）

【課題】 予測テーブルを参照して予測を行い、予測テーブルを更新する値予測装置および方法に関し、予測の結果が確定して予測テーブルが更新される前に、同一のエントリに対する連続した予測の要求が呈示された場合に、正しい予測を行うことを目的とする。
【解決手段】 予測の処理が完了していない予測の履歴を保持する予測履歴保持手段５と、予測の履歴に含まれる識別子と予測の処理の開始時に付与される識別子とを比較し、両方の識別子が一致する回数を計数する計数手段６とを備え、予測回路１が、予測回路の出力値を更新回路２に送出し、この更新回路は、予測回路の出力値を用いて予測テーブルの状態を仮想的に更新し、この予測テーブルの状態を予測回路に返送し、予測回路は、仮想的に更新された予測テーブルの状態を用いて再度予測の処理を行い、両方の識別子が一致する回数に応じて、予測回路および更新回路の動作を繰り返すように構成される。 （もっと読む）

【課題】 ＣＰＵとＭＭＵとをつなぐバスの混雑度を予測し、ＣＰＵの効率的な動作を図る。
【解決手段】 命令デコーダ１３で命令をデコードして得られるオペコードをスカラリクエスト数計算部４２に送信する。スカラリクエスト数計算部４２は、発行されるメモリリクエスト数の期待値を計算し、登録時計算制御部４６等を経由して演算器４８に送信する。また、主記憶部２１からデータの読み出しが終了した際には、終了時計算制御部４７で実行が完了したメモリリクエスト数が計算され、演算器４８に送信される。演算器４８はリクエストカウンタ４９の保持値と登録時計算制御部４６と終了時計算制御部４７とから送信された値とを加算し、結果をリクエストカウンタ４９に格納する。リクエストカウンタ４９の格納値に従って、動作制御部５０内の各制御部５１〜５４からメモリアクセス中の動作を最適化するような各種制御信号を出力する。 （もっと読む）

【課題】 パイプライン処理装置において、リクエストがパイプラインレジスタの中途に保持されている段階で、当該リクエストをパイプラインレジスタの最終段にそなえられたレジスタへ格納するための、かかるレジスタのビジー判定を、ハード資源を増大させることなく、確実に実行できるようにする。
【解決手段】 パイプラインレジスタ１２に介装された、リクエストが有効リクエストであるか否かの判定を行なう判定部２３からリクエストキュー１３までの間のレジスタ１２ａにおける、有効リクエストの数をカウントする第１カウンタ２５と、この第１カウンタ２５によってカウントされる有効リクエスト数に基づいて、リクエストキュー１３がビジー状態であるか否かを判定するビジー判定部２２とをそなえ、判定部２３が、ビジー判定部２２によるビジー状態判定結果に基づいて判定を行なうようにする。 （もっと読む）

命令実行パイプラインにおいて、メモリアクセスの不整合が予測される。該予測に基づいて、追加のマイクロ操作は該メモリアクセス命令の実効アドレス生成に先立って該パイプラインにおいて生成される。該追加のマイクロ操作は、所定のアドレス境界を横切る範囲に入る該メモリにアクセスする。該パイプラインにおける該不整合の予測および該マイクロ操作の早期生成により、追加のマイクロ操作を生成して追跡するために十分な数のパイプライン制御資源が利用可能であることが保証され、実効アドレス生成時にそれら資源が利用できない場合にパイプラインフラッシュが回避される。不整合予測は、フラッグ、二重モードカウンタ、局所的プレディクタ、大域的プレディクタおよび組合せられたプレディクタのような既知の条件付ブランチ予測技術を使用することができる。不整合プレディクタは、メモリアクセス命令フラッグまたは不整合命令タイプによって使用可能にされてもよいし、あるいはバイアスされてもよい。 （もっと読む）

【課題】
ＣＰＵとメモリと先読みバッファを搭載した情報処理装置において、分岐命令およびデータアクセス命令の先読みを効果的に行う。
【解決手段】
先読みアドレス生成部は、バッファに格納されたエントリに含まれる命令列から確実に実行される分岐命令およびデータアクセス命令を１サイクルで検出し、制御部にそのターゲットアドレスの先読み要求を出力する。そして、エントリに含まれる命令列の種類をデコードして命令種フラグにセットし、実行している命令のアドレス信号を用いて実行が終わった命令種フラグの出力をマスクして、先読み要求を出す命令の位置を出力する。制御部からの信号により、先読み要求を出した命令に対応する命令種フラグをクリアする。 （もっと読む）

【課題】高データ密度のＲＩＳＣプロセッサ。
【解決手段】ＲＩＳＣプロセッサは、プログラムの実行に必要とされる命令の数と、クロック期間と、命令当たりの平均クロック数との間の関係を最適化することに加えて、Ｓがビットでのプログラム命令のサイズであり、ＩＳがプログラムを表すために必要な命令の静的数（実行によって必要とされる数ではない）であり、ＢＩが命令あたりの平均ビット数である式：Ｓ＝ＩＳ＊ＢＩを最適化するように設計されている命令セットを実行する。通常のＲＩＳＣアーキテクチャと比較すると、このプロセッサは、クロック期間および命令当たりの平均クロック数の増加を最小限にとどめながら、ＢＩおよびＩＳの両者を低下させる。このプロセッサは、ロード／記憶アーキテクチャを備えた汎用レジスタを含むＲＩＳＣ原理に基づいた固定長の高性能符号化における良好なコード密度を達成する。 （もっと読む）

【課題】 主記憶手段から命令列および／または値を読み出し、演算処理を行った結果を主記憶手段に書き込む処理を行うデータ処理装置において、予測の的中率を向上させることによって、より効果的な命令区間の事前実行を実現するデータ処理装置を提供する。
【解決手段】 命令区間が実行された際の出力要素に対して、ストアの回数が記録されるととともに、このストアの回数に基づいて、予測入力アドレスに対してストアカウンタ（S-Count）が設定される。ＭＳＰ／ＳＳＰは、予測処理部によって予測された入力要素に基づいて、該当する命令区間を事前実行するとともに、待機要アドレス格納領域に登録されている予測入力アドレスに関して、該アドレスに対応するストアカウンタ（S-Count）に基づいて、該当入力アドレスに対して行われるストアの回数を待機した上で主記憶からの読み出しを行って該当する命令区間の事前実行を行う。 （もっと読む）

【課題】 キャッシュミスヒットによる処理効率の低下と併せてデータハザードによる処理効率の低下を防ぐことが可能なパイプラインプロセッサを提供する。
【解決手段】 複数の命令を各々多段階の動作ステージに区切って実行するパイプラインプロセッサ３に対し、動作ステージのうちの命令を取り込むフェッチステージにおいて命令が格納される命令フェッチレジスタ１１９及び命令フェッチレジスタ制御部１０９を設け、フェッチステージにおいて命令を取り込むことができないキャッシュミスヒットを命令フェッチレジスタ制御部１０９が検出する。また、ミスヒットが検出された場合、命令フェッチレジスタ制御部１０９は、命令フェッチレジスタ１１９を継続して動作させる。 （もっと読む）

【課題】演算・加工手段が変更可能で、所望のデータレートで演算加工処理が容易に実現可能な装置を提供する。
【解決手段】 並列処理を行うための処理単位であるプロセッサエレメントの構成要素である、複数のレジスタを有するレジスタファイル、演算加工処理手段、データメモリ、プログラムメモリ、命令デコード・シーケンサを独立して有する演算加工手段であるプロセッサエレメントを備え、レジスタファイルは、読み出し、書き込みがなされたことを示すアサーションビットを有し、命令の実行は、アサーションビットの状態に応じて制御される。レジスタファイルは、複数の領域に分割されており、各々に独立している。 （もっと読む）

プロセッサ内で実行する対象の命令のソース・オペランドを供給するための方法及び装置。特定の実施例は、レジスタを有するレジスタ・ファイル・ユニットと、命令をスケジューリングするためのスケジューラとを有し得る。特定の実施例では、スケジューラは、命令と、その命令のソース・オペランドとを非同期に受け取るものとし、ソース・オペランドは、レジスタ・ファイル・ユニットから受け取られる。
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