制御スペキュレーションの性能を向上するメカニズムが開示されている。そのメカニズムは、スペキュレーティブロードを実行するステップと、そのスペキュレーティブロードがキャッシュでヒットしたとき、前記スペキュレーティブロードによりターゲットとされたレジスタのデータ値を返すステップと、前記スペキュレーティブロードが前記キャッシュでミスしたとき、遅延トークンを前記スペキュレーティブロードと関連づけるステップとを有する。前記スペキュレーティブロードが後で制御フローパスにあると決定されたとき、リカバリーコードの実行を速めるために、キャッシュミスにプリフェッチを発行する。
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プリフェッチングシステム（４００）は、シーケンシャルなプロセスにおいてデータをプリフェッチする（１３０）ために用いられるストライド値（４１２）の決定及び変更のヒステリシスを含む。いったんストライド値が決定されると、断続的なストライド非一貫性は無視され（３２２〜３３０）、ストライド値はその前の値を保持する。ストライド非一貫性が頻繁になる場合（３２２〜３３０）、ストライド値は変更される（２３０）。変更されたストライド値が繰り返すようになると、上記システムはこの値をストライドとして採用し、後続のストライド非一貫性は再び無視され、その後に保持されるストライド値は、非一貫性が頻繁になるまで、現在の値である。
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少なくとも１つのマイクロプロセッサ（９０）および少なくとも１つの補助演算ユニット（４０）を有するデータ処理デバイス（１００、１００’）、およびデータ処理デバイス（１００、１００’）によって少なくとも１つの特定の計算を実行する方法を開発して、マイクロプロセッサ（９０）による介入なしに複数の計算を順次に実行できるようにするため、少なくとも１つの周辺メモリ（１０）、たとえば、少なくとも１つのＲＡＭ（ランダム・アクセス・メモリ）、少なくとも１つのＲＯＭ（読み出し専用メモリ）、または少なくとも１つのＥＥＰＲＯＭ（電気的に消去可能およびプログラム可能な読み出し専用メモリ）からレジスタをロード可能にすることが提案される。
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【課題】データエントリをバッファから廃棄するか否かを決定するシステムを提供する。
【解決手段】システムは、データエントリを受信するように構成されたバッファ４２５と、事前復号論理装置４５０と、廃棄論理装置４３５とを含む。事前復号論理装置４５０は、データエントリに対する第１のセットの廃棄条件に対応する第１の情報を受信し、第１の情報に基づいてデータエントリに対する事前復号された廃棄情報を発生するように構成される。廃棄論理装置４３５は、事前復号された廃棄情報と、データエントリに対する第２のセットの廃棄条件に対応する第２の情報とを受信し、事前復号された廃棄情報及び第２の情報に基づいてデータエントリを廃棄するか否かを決定するように構成される。 （もっと読む）

【課題】投機フェッチの実行が結果的にメモリアクセスのレーテンシを悪化させることを防ぐこと。
【解決手段】ビジー制御部４５０が、ＢＵＳ−ＳＣ₃−ＭＡＣ₁７１０の負荷状態を管理し、高負荷になった場合に、投機フェッチ発行部４４０にＢＵＳ−ＳＣ₃−ＭＡＣ₁７１０が高負荷であることを通知し、投機フェッチ発行部４４０が、ＢＵＳ−ＳＣ₃−ＭＡＣ₁７１０が高負荷である場合に、投機フェッチの発行を抑止する。また、投機フェッチの応答データの転送先や待ち合わせ場所を指定して投機フェッチを実行する。 （もっと読む）

【課題】１つの弱いメモリ順序モデルを有するプロセサにおける複数の順序付きメモリ操作の性能改善。
【解決手段】１つの第１メモリ操作に対応する操作順序キュー内の第１エントリに対応する１つの第１順序ベクトルを発生する工程と、第１メモリ操作が完了するまで、１つの後のメモリ操作を完了させないようにする工程とを含む。この方法では、操作順序キューを、例えば１つのロードキューまたは１つのストアキューとすることができる。同様に、１つの第１操作順序キューの１つのエントリに対する順序ベクトルを、１つの第２操作順序キュー内の複数のエントリに基づいて発生できる。更に、このような１つのエントリは、第２操作順序キュー内の１つのエントリを識別する１つの領域を含むことができる。１つの結合バッファを第１操作順序キューに結合でき、複数のあらゆる先の書き込みが視認可能になった時に結合バッファは１つの信号を発生できる。 （もっと読む）

【課題】主記憶装置のデータに対する参照を効率的に制御することができること。
【解決手段】中央処理装置１０は、命令の実行順序を変換して処理するアウトオブオーダ処理に基づいて、ロード命令とストア命令とプリフェッチ命令とを少なくとも実行し、有効ＭＩＢ検出部１０４１ａは、主記憶装置３０のデータに対する一次キャッシュ１０３４の参照要求が保持された一次キャッシュＭＩＢ１０３６の数を検出し、ＭＩＢ制御部１０４１ｃは、検出されたキャッシュバッファの数が所定の数に達した場合に、ロード命令またはストア命令による参照要求をプリフェッチ命令による参照要求に優先して一次キャッシュＭＩＢ１０３６に保持するよう制御する。 （もっと読む）

ＣＰＵによってアクセス可能な内部メモリ（５）と外部メモリ（２５，２６）との間のデータ転送を高速化、高効率化するために、ＣＰＵによる特定の命令実行に応答してブロック転送制御部（１２）にブロック転送を起動可能にする。特定の命令はそのアドレス指定フィールドで指定されたアドレスが内部メモリにマッピングされたアドレスであるとき当該論理アドレスをデータブロック転送の転送元又は転送先の一方のアドレスとする命令である。内部メモリは仮想アドレス空間の一部に割り付けられ、他方のアドレスとされる外部メモリが割り付けられる物理アドレス空間との対応は、ＭＭＵオンの場合にはＴＬＢを用いて、ＭＭＵオフの場合には所定のレジスタにより行う。
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【課題】計算機システムにおいてプロセッサの一時記憶装置に対しデータの先読みを制御する先読み制御装置、方法およびプログラムを提供し、安定かつ効果的な性能向上に寄与すること。
【解決手段】データの先読みを指示する先読み制御装置において、主記憶装置に対するデータアクセスの間隔を表すアクセスヒント情報を取得する手段と、バスアクセス装置によるバスを介したデータの転送における転送遅延時間を表すシステム情報を取得する手段と、アクセス情報が表すデータアクセスの間隔と、システム情報が表す転送遅延時間とに基づいて、先読み単位数を計算する手段と、計算された先読み単位数のデータを当該データについてのデータアクセスに先行して主記憶装置から読み出すとともに一時記憶装置に転送するよう、バスアクセス装置に指示する手段と、を具備する。 （もっと読む）

【課題】
高いクロック速度及び大型の且つ複雑なプロセッサをサポートするプロセッサ設計技法を提供する。
【解決手段】
プロセッサは、異なるアクセス待ち時間を有する複数レベルのレジスタを有する。レジスタの比較的小さいセットが比較的速い高レベルのレジスタ・バンクに含まれ、レジスタの大きい完全なセットが比較的遅い低レベルのレジスタ・バンクに含まれる。物理的には、高レベルのレジスタ・バンクが、そのレジスタから入力を受ける機能的ロジックに近接して設けられる。望ましくは、低レベルのレジスタ・バンクがすべてのプロセッサ・レジスタの完全なセットを含み、高レベルのレジスタ・バンクがレジスタの小さいサブセットを含み、低レベルのバンクにおける情報を複製する。高レベルのバンクは単一のクロック・サイクルでアクセス可能であることが望ましい。 （もっと読む）

ロードオペレーションの投機的な結果をレジスタ値にリンクするためのシステムおよび方法。システム（１００）は、第１のアドレス指定パターン（２０６）および第１のタグ（２０８）を記憶するように構成されたエントリ（２２０）含むメモリファイル（１３２）を有する。メモリファイル（１３２）は、第１のアドレス指定パターン（２０６）を、ロードオペレーションの第２のアドレス指定パターン（２０６）と比較して、一致した場合に、第１のタグ（２０８）によって識別されるデータ値をロードオペレーションの投機的な結果にリンクするように構成されている。システム（１００）は、メモリファイル（１３２）に結合され、ロードオペレーションに依存する第２のオペレーションを実行する際に、この投機的な結果にアクセスするように構成された実行コア（１２４）と、メモリファイル（１３２）に結合され、１つ以上のアドレスの比較を実行することによって、データ値と、ロードオペレーションの投機的な結果とのリンクを検証するように構成された機能ユニット（１２６）とをさらに有する。
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明示的ソフトウェア制御がデータスペキュレーションに使用される。明示的ソフトウェア制御(140)は、データスペキュレーションを実行するためのハードウェアの必要性を排除しながら、データスペキュレーションの利益を与えるために、コンピュータプログラムの選択された位置において適用される。コンピュータベースの方法は、第１に、明示的ソフトウェア制御により、アイテム、変数、ポインタ、アドレス、等に対するデータスペキュレーションが必要とされるかどうか判断する(310)。アイテムに対するデータスペキュレーションが必要とされると判断されると、明示的ソフトウェア制御のもとでデータスペキュレーションが実行される(320)。逆に、明示的ソフトウェア制御が、データスペキュレーションが必要でないと判断し、例えば、待ち時間の長い命令の実行により通常得られるアイテムの値が入手できる場合には、アイテムの実際の値を使用してオリジナルコードセグメントが実行される(330)。
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ヘルパーサブスレッド(140)を伴う単一スレッドコードシーケンスにおけるソフトウェアインストラクションがコンピュータシステム(100)のプロセッサ(170)において実行される。これを実行すると、コンピュータシステム(100)は、例えば、（ｉ）レイテンシの長いインストラクションに関連した情報が入手できるかどうか判断し(310)、そしてデータが入手できないときに、（ii）コンピュータシステムの状態のスナップショットを撮って、そのスナップショットの状態へロールバックするための能力を維持し(321)、（iii）ヘルパーサブスレッドにおけるヘルパーインストラクションを実行し(322)、そして（iv）ヘルパーサブスレッドにおけるヘルパーインストラクションの実行が完了したときにスナップショット状態へロールバックして(323)、実行を継続する(324)ようにさせる。ヘルパーサブスレッドは、例えば、レイテンシの長いインストラクションの完了を待機している間にデータをプリフェッチする。
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データ処理装置および方法はレジスタとメモリとの間でデータを移動する。データ処理装置は、データ要素を記憶する複数のレジスタを有するレジスタデータ記憶装置を具備する。プロセッサは、レジスタの少なくとも１つにおいてアクセスされる複数のデータ要素について並列にデータ処理操作を実行する。アクセスロジックは、単一のアクセス命令に応答して、指定されたレジスタと、構造体フォーマットを有する構造体の配列としてデータ要素が記憶されるメモリの連続ブロックとの間で複数のデータ要素を移動し、構造体フォーマットは複数の要素を有する。単一のアクセス命令は、構造体フォーマットにおける要素の数を識別し、かつアクセスロジックは、さらに、メモリにおいて構造体の配列としてデータ要素が記憶され、各々の指定されたレジスタが１つの要素のデータ要素を記憶するように複数のデータ要素が移動されるときに複数のデータ要素を再整理する。
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一実施形態の場合には、データ処理システム（１０）は、第１のマスタと、第１のマスタ（１２）が使用するために第１のマスタ（１２）と結合している記憶回路（３５）と、第１のプリフェッチ制限（６０）を記憶する第１の制御記憶回路（３８）と、プリフェッチ・バッファ（４２）と、第１の制御記憶回路、プリフェッチ・バッファ、および記憶回路と結合しているプリフェッチ回路（４０）とを含む。一実施形態の場合には、プリフェッチ回路（４０）は、第１のプリフェッチ制限が表示する値に最初に設定されたプリフェッチ・カウンタが期限切れになっているかどうかに基づいて、記憶回路からプリフェッチ・バッファ（４２）に、所定数のラインを選択的にプリフェッチする。一実施形態の場合には、それ故、第１のプリフェッチ制限を、プリフェッチ・バッファ内のミスの間に発生するプリフェッチの数を制御するために使用することができる。
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全てのポインタ・ベースのアクセスは、最初にポインタ・レジスタ（２００ａ，２００ｂ，２００ｃ，２００ｄ）に格納されている値が読み出され、次にその値がランダム・アクセス・メモリ（ＲＡＭ）（１０４）内の適切な領域のアドレスとして使用されることを必要とする。今日、実施されているように、これは２つのメモリ読み出しアクセス・サイクルを必要とするが、その各々は少なくとも１クロック・サイクルかかり、そのため、この実施は単一サイクル操作を可能にしない。本発明の一実施形態によれば、ポインタの内容を読み出すためにポインタ・メモリ（１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ）へのアクセスが実行されるとき、実際に読まれ、ポインタ値を返すのは、シャドウ・メモリである。シャドウ・メモリはポインタ・レジスタ（２００ａ，２００ｂ，２００ｃ，２００ｄ）から構築されるので、読み出しアクセスは、これらのポインタ・レジスタ（２００ａ，２００ｂ，２００ｃ，２００ｄ）からポインタ・アドレス用の適切なデータを１つ選択して、目標ポインタ・アドレスを形成することが必要である。レジスタ・アクセスは純粋に組み合わせ的であり、ＲＡＭ（１０４）へのアクセスが必要とするようには、クロック位相関連のタイミングを必要としないので、この目標ポインタ・アドレスはその後、クロックのオーバヘッドなしにＲＡＭ（１０４）にアクセスするためのアドレスとして使用される。
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計算ユニット、および計算ユニットに結合されるデータ先取りユニットを含む再構成可能なプロセッサであって、データ先取りユニットはメモリからデータを検索し、そのデータをメモリおよびデータアクセスユニットを介して計算ユニットへ供給し、データ先取りユニット、メモリ、およびデータアクセスユニットはプログラムによって構成される。さらに、共通メモリ、および共通メモリに結合される１つ以上の再構成可能なプロセッサを含む再構成可能なハードウェアシステムであって、再構成可能なプロセッサの少なくとも１つはユニットと共通メモリとの間でデータを読み書きするためにデータ先取りユニットを含み、データ先取りユニットはシステム上で実行されるプログラムによって構成される。さらに、再構成可能なプロセッサにおいてメモリとデータ先取りユニットとの間でデータを転送することと、計算ユニットとデータ先取りユニットとの間でそのデータを転送することとを含む、データを転送する方法である。 （もっと読む）

マイクロプロセッサ（１００）が、オペレーションを発行するように構成されたスケジューラ（１１８）を含み、このスケジューラ（１１８）によって発行されたメモリオペレーションを実行するよう構成された読み出し／書き込みユニット（１２６Ｃ）を含み得る。読み出し／書き込みユニット（１２６Ｃ）は、読み出し／書き込みユニット（１２６Ｃ）に発行されたメモリオペレーションを識別する情報を記録するよう構成される。発行されたメモリオペレーションの１つに関するデータ推測の誤りの検出に応じて読み出し／書き込みユニット（１２６Ｃ）は、スケジューラ（１１８）に指示を与えることによって、発行されたメモリオペレーションの少なくとも１つをリプレイするよう構成される。スケジューラ（１１８）は、読み出し／書き込みユニット（１２６Ｃ）によって識別されたメモリオペレーションを応答可能なように再発行するよう構成される。
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