【課題】 ２つ以上の連続する画素データ範囲をビット分割されたレジスタに格納して処理ステップを減少させ、無効画素の割合を減少させて処理の更なる効率化を達成する。
【解決手段】 プロセッサエレメントに内蔵のレジスタのビット幅を、Ｎ個のグループにビット分割し、プロセッサエレメント数以下の画素数の第１の画像データ範囲を、第１端から順に、該プロセッサエレメントに内蔵のレジスタのＭ番目のグループに記憶させ、第１の画像データ範囲に続く前記プロセッサエレメント数以下の画素数の第２の画像データ範囲を、第１端の反対端である第２端のプロセッサエレメントから逆順に、該プロセッサエレメントに内蔵のレジスタのＭ番目グループ以外のグループに記憶させ、第１の画像データ範囲の画像処理と第２の画像データ範囲の画像処理を、第２端のプロセッサエレメントを境に連続する画素データを参照して行う。 （もっと読む）

【解決手段】１又は複数の処理要素の電力及びエネルギーの自動選択制御は、高度な並列プログラマブルデータプロセッサにおいてモニタされた条件に、並列処理の程度を一致させる。例えば、並列プロセッサのロジックは、（例えば、特定のタスクのため、又は、検出された温度によって）プログラム動作が、データパスの全幅未満を必要とするときを検出する。これを受けて、制御ロジックは、並列処理能力のサブセットを要求する動作モードを自動的に設定する。すなわち、必要とされない少なくとも１つの並列処理要素は、エネルギーの節約、及び／又は、熱（すなわち、電力消費）を下げるために停止される。後に、能力を追加する動作が適切な場合、ロジックは、処理条件の変化を検出し、動作モードを、一般には全幅のようなより広いデータパスのモードへ自動的に設定する。このモード変化は、以前に停止された処理要素を再起動する。 （もっと読む）

【課題】並行実行能力を完全に使用し、処理能力を縮小させることのないデータ処理システムを提供する。
【解決手段】多重実行段階Ｅ１，Ｅ２，Ｅ３をそれぞれ備え、もし古い指示のためのオペランド値の結果が、新しい指示の入力オペランド値として上記オペランド値の結果を必要とする実行段階に優先する実行段階において生成されることが検出された場合に、それらの間にデータ依存性があるにもかかわらず、並行して同時に指示が送出される可能性があり、従って、データ依存性を解決するために実行パイプライン間のオペランド値の交差転送（cross-forwarding）が可能となる多重実行パイプラインを備えるデータ処理システム。 （もっと読む）

本発明は、複数のメモリユニット、複数のアクセラレータユニット、及びプロセッサコアを含むプログラム可能デジタル信号プロセッサに関する。デジタル信号プロセッサには、更に、メモリユニットと、アクセラレータユニットと、プロセッサコアとの間に選択的に接続性を提供するように構成し得るプログラム可能回路網が含まれる。各アクセラレータユニットは、１つ以上の専用機能を実施するように構成し得る。プロセッサコアには、データ経路フロー制御に関連する命令を実行するように構成し得る実行ユニットを含み得る。プログラム可能回路網は、特定の命令の実行に応じて、選択的に接続性を提供するように構成し得る。
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本発明は、複数の処理レイヤを通して、拡張可能な分散処理及びメモリ能力を有するシステムオンチップアーキテクチャに関する。本発明の１つの応用は、全てのビジュアルメディア用のシングル統合処理チップを利用したビデオとグラフィックの処理と通信を実現するために設計された、新規のメディア処理デバイスである。 （もっと読む）

協働して、様々なアプリケーションのための写実的なグラフィックス能力をサポートする強力で高度にスケーラブルな視覚化解決法を提供するグラフィック処理ユニット（ＧＰＵ）の多数のコアのクラスタをサポートする、モノリシック・シリコン・チップ上に実現された高性能のグラフィックス処理及び表示システム・アーキテクチャである。本発明は、種々の並列レンダリング技術を動的に管理し、主グラフィックス・アプリケーションの適応処理を可能にすることによって、グラフィックス・パイプラインに沿ったレンダリング・ボトルネックを排除する。
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本発明による処理システムは複数の処理素子を有し、前記複数の処理素子が、処理素子の第１セットと少なくとも処理素子の第２セットとを有する。前記第１セットの各処理素子は、１つのレジスタファイル及び少なくとも１つの命令発行スロットを有し、前記命令発行スロットは、少なくとも１つの機能ユニットを有する。このタイプの処理素子は、命令レベル並列性を持たない又は非常に低い命令レベル並列性を持つスレッドの実行専用である。前記第２セットの各処理素子は、１つのレジスタファイル及び複数の命令発行スロットを有し、各命令発行スロットは少なくとも１つの機能ユニットを有する。このタイプの処理素子は、高い命令レベル並列性を持つスレッドの実行専用である。全ての処理素子は、共通の制御スレッドの下で命令を実行するように構成される。前記処理システムは、更に、前記処理素子全体で通信するように構成された通信手段を有する。このようにして、前記処理システムは、アプリケーションにおけるスレッドレベル並列性と命令レベル並列性との両方又は両方の組み合わせを利用することができる。
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タイムステーショナリ符号化の場合、プロセッサの命令セットの部分になる全ての命令は、単一のマシンサイクルで実行されなければならない完全な命令を制御する。これらの命令は、データパイプラインをトラバースするいくつかの異なるデータ項目を処理していてもよい。タイムステーショナリ符号化は、より大きなコードサイズの犠牲として、命令においてもたらされる制御情報を遅延させるために必要とされるハードウエアのオーバヘッドを節減するため、特定用途向けプロセッサにおいてしばしば使用される。タイムステーショナリプロセッサの不利点は、条件命令をサポートしていないことにある。本発明は、プログラムによって得られる制御情報を使用して、タイムステーショナリプロセッサのレジスタファイルへの結果データのライトバックを動的に制御することを提供する。実行時間における結果データのライトバックを制御することによって、条件命令はタイムステーショナリプロセッサによって実現され得る。
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【課題】回路規模の増大を抑制しつつ、１つの命令で実行可能な処理のバリエーションを増加させる。
【解決手段】デコード部４０で解読される命令の所定位置に、その命令にモードを付与するためのビット値が設定し、モード判定部４０ａは、命令の所定位置に設定されたビット値に基づいて、その命令に付与されたモードを判定し、デコード部４０は、命令に付与されたモードに基づいて、その命令で指定された処理を実行するベクトル演算器１０ｃ、１０ｄを起動するとともに、その命令で指定された処理と異なる処理を実行するベクトル演算器１０ｃ、１０ｄを起動するとともに、異なる読み出し先のベクトルレジスタ２０ｂを各ベクトル演算器１０ｃ、１０ｄに割り当てる。 （もっと読む）

【課題】 パイプライン処理装置において、リクエストがパイプラインレジスタの中途に保持されている段階で、当該リクエストをパイプラインレジスタの最終段にそなえられたレジスタへ格納するための、かかるレジスタのビジー判定を、ハード資源を増大させることなく、確実に実行できるようにする。
【解決手段】 パイプラインレジスタ１２に介装された、リクエストが有効リクエストであるか否かの判定を行なう判定部２３からリクエストキュー１３までの間のレジスタ１２ａにおける、有効リクエストの数をカウントする第１カウンタ２５と、この第１カウンタ２５によってカウントされる有効リクエスト数に基づいて、リクエストキュー１３がビジー状態であるか否かを判定するビジー判定部２２とをそなえ、判定部２３が、ビジー判定部２２によるビジー状態判定結果に基づいて判定を行なうようにする。 （もっと読む）

簡潔に述べると、本発明の実施例に従うと、マルチスレッドされたコンピュータ処理を提供する装置および方法が提供される。本装置は、マルチバンク・キャッシュ・メモリ、命令プリデコード・ユニット、乗加算ユニット、コプロセッサおよび／または変換索引バッファ（ＴＬＢ）を共有するために適合した第１および第２演算処理ユニットを含む。本方法は、少なくとも２つのトランザクション開始者間でマルチバンク・キャッシュ・メモリの共有使用を含む。
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処理構成要素のアレイを具備するデータプロセッサにおいて、アレイ中の各処理構成要素はそれぞれ構成可能論理ユニットを備え、それによって、各処理構成要素の論理能力を、意のままに再構成することができる。メモリに構成命令が予めロードされていてもよく、それによって、各処理構成要素の構成状態は、予めロードされたメモリから自動的に順に取り出すことができる。メモリはグローバルであってもよく、このケースでは、同じ関数を実行するようにＣＬＵを並列に再構成してもよい。代わりに、異なるＣＬＵが異なる関数を実現するように、メモリは各処理構成要素に対してローカルであってもよい。スレッド切り替えにおいて、プログラムの制御のもと構成を実行してもよい。それぞれの処理構成要素は、マイクロコード記憶中の多数の構成から特定の構成を実行時において選択してもよい。プロセッサは好ましくはＳＩＭＤプロセッサである。 （もっと読む）

【課題】複数の演算リソースを共有し、複数の命令ストリームを同時に実行することが可能なＤＳＰにおいて、複数の命令ストリームをより高速に処理できるようにする。
【解決手段】同一の命令ストリームＳｔｒｅａｍ１−１，１−２，１−３を連続して実行する場合、最初の命令ストリームＳｔｒｅａｍ１−１を実行することにより得られる、命令ストリームＳｔｒｅａｍ１−１，１−２，１−３が必要とする演算リソース数を管理テーブル上に格納する。後続の命令ストリームＳｔｒｅａｍ１−２，１−３を実行する際には、管理テーブル上に格納されている演算リソース数を参照することにより、後続の命令ストリーム１−２，１−３の並列実行が可能か否かを判断する。 （もっと読む）

マイクロプロセッサアーキテクチャは、単一命令多重データＳＩＭＤアレイ中に配置され、特定の命令タイプの命令を処理するようにそれぞれ動作可能な複数の処理素子と、複数の実行装置を含み特定の命令タイプの命令を処理するようにそれぞれ動作可能な逐次プロセッサと、複数の命令を受信し、受信された命令の命令タイプにしたがって、受信された命令を実行装置へ分配するように動作可能な命令制御装置とを具備している。逐次プロセッサの実行装置は並列にそれぞれの命令を処理するように動作可能である。 （もっと読む）

【課題】従来の処理アーキテクチャに起因して処理能力が失われてしまう不利益を最小化する、処理パイプラインの改良された実装技術を提供する。
【解決手段】方法は、共有メモリ１０６と各々がローカルメモリ１０４を含む複数の並列プロセッサ１０２との間の一つ以上のデータのブロックを転送するステップと、プロセッサ１０２内でデータキャッシングに依存ないように一つ以上のプログラムがコードされるよう、一つ以上のプロセッサ１０２のローカルメモリ１０４内で一つ以上のプログラムを実行するステップと、プロセッサ１０２の命令バッファのローカルメモリ１０４から約３つより多くないの命令をバッファに保留するステップと、を備え、各々のプロセッサ１０２の命令バッファは、プロセッサ１０２内でデータキャッシングに依存しないように一つ以上プログラムがコードされるときに、実質的に最大限の効率を持って命令が処理できるよう適合される。 （もっと読む）

【課題】 比較的高速に動作する場合にあっても適正なタイミングで命令列を読み出すことによって高い処理能力が得られるプロセッサを提供する。
【解決手段】 メモリ１０１から命令をフェッチするフェッチ部１０７ａ〜１０７ｄの各々が、転送された命令を蓄積するフェッチ・バッファ１０９ａ〜１０９ｄの1つ、フェッチ・バッファ１０９ａ〜１０９ｄのうち対応するものの命令データの蓄積状態に基づいて命令データ転送の緊急度を設定すると共に、命令データ転送を要求する命令データ転送要求信号と緊急度を示す信号を出力して命令データ転送を要求するプログラム制御部１０５ａ〜１０５ｄの１つを備える。また、緊急度に基づいて命令データ転送の優先順位を設定し、設定された優先順位にしたがってフェッチ部１０７ａ〜１０７ｄのフェッチ要求にかかる命令を前記メモリから読み出すメモリ制御部１０３によってプロセッサを構成する。 （もっと読む）

ある実施例によれば、評価ユニットが、単一命令複数データ（ＳＩＭＤ）実行エンジンのフラグレジスタのために提供され得る。例えば、水平評価ユニットは、前記ＳＩＭＤ実行エンジンによって複数のベクトルに渡って処理される評価オペレーションを実行し得る。ある実施例によれば、垂直評価ユニットは、複数のフラグレジスタに渡って評価オペレーションを実行し得る。 （もっと読む）

【課題】 パイプライン処理を行うプロセッサにおいて、レジスタのゲート数を低減しつつ、複数のタスクあるいはスレッドを効率的に処理すること。
【解決手段】 パイプライン処理装置１は、レジスタファイルに代えて、メモリによって構成されたレジスタ用メモリ１００を備えていると共に、ＰＣを構成するレジスタに代えて、メモリによって構成されたプログラムカウンタ用メモリ３０を備えている。したがって、これらをレジスタによって構成する場合に比べ、レジスタのゲート数が低減すると共に、コンテキストの入れ替えを行うことなく、アドレスの指定によってコンテキストスイッチを行うことができるため、複数のタスクあるいはスレッドを効率的に処理することが可能となる。 （もっと読む）

【課題】 高速でコンパクトなスーパースケーラマイクロプロセッサを実現する。
【解決手段】 １つ以上の各命令に同時にアドレスを付与するスーパースカラーレジスタリネーミング回路と、命令をプログラム順序外で実行する複数の機能ユニットと、命令の実行結果をストアするバッファであって、各命令に付与されたアドレスが、実行結果をストアするバッファ内の位置を示すバッファと、リタイアされた命令の実行結果を提供するように参照される複数のアレイ位置を含むレジスタアレイと、実行された命令がリタイア可能か否かを決定するリタイアメント制御ブロックと、リタイア可能な命令群の各命令の実行結果をレジスタアレイ内のアレイ位置に同時に関連付けてリタイア可能な命令群を同時にリタイアさせる命令リタイアメントユニットを備えた１つ以上の命令をプログラム順序外で実行するように構成したものである。 （もっと読む）

データ処理回路は、ＳＩＭＤ命令を有する命令セットを有する命令実行回路を有する。命令実行回路は、ＳＩＭＤ命令に応答して、Ｎ個の各自の同一の処理を実行するよう構成される複数の算術回路を有する。ＳＩＭＤ命令は、第１レジスタと第２レジスタとの選択を規定する。ＳＩＭＤ命令は、アドレス指定されたレジスタからのＳＩＭＤ命令のＮ個の各自のＳＩＭＤ命令オペランドの第１及び第２系列を規定する。各算術回路は、ＳＩＭＤ命令の実行時、第１及び第２系列からそれぞれ各自の第１オペランドと各自の第２オペランドとを受け付ける。命令実行回路は、部分的に重複するように、第１及び第２系列を選択するよう構成される。好ましくは、少なくとも１つの系列のオペランドのポジションは、好ましくは、オペランドデータの制御の下、プログラム制御下にある。好ましくは、プログラムコントロールは、第１レジスタのスタートに関して系列のスタートを選択し、当該系列は、第１レジスタのスタートにおいてスタートしない場合、第２レジスタにおいて実行される。

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