ＳＩＭＤ積和演算動作を行うための装置及び方法は、制御信号に応答して多数のデータ要素に対してデータ処理動作を並列に行うＳＩＭＤデータ処理回路を含む。命令デコーダ回路は、ＳＩＭＤデータ処理回路と結合され、プログラム命令に応答して要求される制御信号を生成する。命令デコーダ回路は、入力オペランドとして入力データ要素の第１ベクトル、係数データ要素の第２ベクトル、及び要求される複数の反復を示すスカラー値を有する単一の命令（本明細書では、繰返し積和演算命令と呼ぶ）に応答して、ＳＩＭＤ処理回路を制御する制御信号を生成し、これらの制御信号に応答して、ＳＩＭＤデータ処理回路は積和演算プロセスの複数の反復を行い、各反復は、Ｎ個の積和演算データ要素をもたらすために並列なＮ個の積和演算動作の遂行を含む。各反復について、ＳＩＭＤデータ処理回路は、前記第１ベクトルからＮ個の入力データ要素と、Ｎ個の入力データ要素の各々と乗算されるべき第２ベクトルから単一係数データ要素とを求める。積和演算プロセスの最後の反復においてもたらされたＮ個の積和演算データ要素は、次いで、Ｎ個の積和演算結果をもたらすために用いられる。この機構は、例えばＦＩＲフィルタプロセスに要求されるような、ＳＩＭＤ積和演算動作を行うための特にエネルギー効率の良い機構を提供する。
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【課題】 ＳＩＭＤ型アクセラレータにおいてレジスタ・リネーミングによる性能向上が困難であるという課題を解決する。
【解決手段】 ＳＩＭＤ型アクセラレータを有するプロセッサであって、演算器１０２と、演算器１０２にクロスバースイッチ１０４を介して接続するレジスタファイル１０１と、演算器の演算結果を格納し、クロスバースイッチを介して演算結果をレジスタファイル１０１に書き戻すと共に、クロスバースイッチをバイパスするパスを介して演算器に格納データを出力するリネーミングレジスタファイル１０３を備え、レジスタファイル１０１の複数のエントリを、リネーミングレジスタファイル１０３の１つのエントリに同時に割り当て可能とした。 （もっと読む）

【課題】ストールを低減することができる、ベクトル命令を実行するための装置を提供する。
【解決手段】プロセッサは、多数の命令の発行グループを実行するための複数のパイプライン実行ユニット（Ｐ０、Ｐ１、Ｐ２、Ｐ３）を有する第１および第２のプロセッサ・コア１１４と、スケジューリング論理とを有する。スケジューリング論理は、プロセッサが第１の動作モードにある場合、第１の命令発行グループを第１のプロセッサ・コア１１４に発行して実行させ、第２の命令発行グループを第２のプロセッサ・コア１１４に発行して実行させる。プロセッサが第２の動作モードにある場合、第１および第２のプロセッサ・コア１１４に１つ以上のベクトル命令を発行して、同時に実行させる。 （もっと読む）

【課題】ＳＩＭＤアレイプロセッサの各処理要素（ＰＥ）中で条件付き実行をサポートさせる。
【解決手段】汎用フラグ（ＡＣＦ）（５７１又は５６１）は、階層１，２または３ビットエンコーディングを使用して定義され、エンコードされる。加えられた各ビットは、前の機能性のスーパーセットを提供する。ＡＣＦの生成（５７８又は５６８）は、プログラマによって指定することができる。プログラマが、条件を転送するための処理要素の間の通信インターフェースを使用して、異なるプロセッサ中で生成された条件に基づいて１つのプロセッサ中の条件付き実行を指定することを可能にして、多数のＰＥは、条件情報を同時に生成することができる。多数のプロセッサアレイ中の各プロセッサは、異なるユニットをそれらのＡＣＦに基づいて条件付きで独立に動作させることができる。 （もっと読む）

【課題】Ｄｅｋｋｅｒの方法をＳＩＭＤ方式の演算において高速に実行すること。
【解決手段】演算処理装置は、加算誤差を使用するプログラムをコンパイルするコンパイラと、コンパイラからの複数の命令を格納する記憶手段と、記憶手段から読み出した命令に基づき、複数の演算を単一の命令（ＳＩＭＤ）で実行する演算器とを有し、演算器は、複数のレジスタからなる第１のレジスタ群及び第２のレジスタ群を有するＳＩＭＤ用レジスタと、第１のレジスタ群及び第２のレジスタ群から入力される２つの入力値をＳＩＭＤ方式に基づいて演算する演算手段とを有し、演算手段は、２つの入力値の絶対値を比較し、絶対値の大きい値又は等しい値を第１の値として出力する第１の演算手段と、２つの入力値の絶対値を比較し、絶対値の小さい値又は等しい値を第２の値として出力する第２の演算手段と、第１の値及び第２の値を使用した加減算を実行する第３の演算手段とを有する。 （もっと読む）

【課題】隣接するプロセッサエレメントとのデータ通信が可能なＳＩＭＤ型マイクロプロセッサにおいて適切なフォワディング制御を行うことができるＳＩＭＤ型マイクロプロセッサおよび演算方法を提供する。
【解決手段】ＳＩＭＤ型マイクロプロセッサ１のＰＥ３に、自ＰＥ内のＡレジスタ３ｈのデータをフォワディング経路に加えて、隣接するＰＥ間でもＡレジスタのデータをフォワディングする経路と、それらの経路をＧＰ部２からの制御により選択する第３ＰＥシフト３ｅと、を設け、ＧＰ部２のＳＣＵ内の制御回路が先行命令の書き込み先ＰＥと後続命令の読み出し先ＰＥとの距離に応じてフォワディング経路を第３ＰＥシフト３ｅに選択させる。 （もっと読む）

【課題】リアルタイムな信号処理及び更新のためのマイクロプロセッサ技術
【解決手段】発明は、様々なプログラムアプリケーションのためのソフトウェア計算命令に適応するための柔軟なデータパイプライン構造であって、プロセッサに予めロードされたアプリケーションプログラム内の命令シーケンスに基づいて順番及び長さをクロックサイクルごとの速さで変化させる内部パイプラインステージを伴うプログラマブル埋め込みプロセッサを有するデータパイプライン構造にあり、プロセッサは、上記命令に応じて複数の数学的実行ユニットとメモリユニットとを選択的に且つ柔軟に相互に接続するデータスイッチマトリックスを含み、実行ユニットは、マルチビットの算術演算及び論理演算を異なる精度で且つマルチレベル階層型アーキテクチャ構造で実施するように設定可能である。 （もっと読む）

【課題】動作速度を向上出来る演算器及び半導体集積回路装置を提供すること。
【解決手段】複数ビットを一つのデータ単位Ｓ０〜Ｓ３とするＳＩＭＤ命令を、複数の処理サイクルＰＳ１、ＰＳ２により実行する演算器１０であって、前記データ単位Ｓ０〜Ｓ３間でのビットの移動を伴うことなく、それぞれ前記データ単位Ｓ０〜Ｓ３毎に第１演算を行う複数の第１演算部１１−０〜１１−３と、前記データ単位Ｓ０〜Ｓ３間でのビットの移動を伴う第２演算を行う第２演算部１２とを具備し、前記第１演算と前記第２演算とにより前記ＳＩＭＤ命令が実行され、且つ前記第１演算と前記第２演算とは、互いに１処理サイクル以上のレイテンシを有して実行される。 （もっと読む）

【課題】コンディションコードの数による制限を受けずに条件付きストア命令を実行できるプロセサを提供すること。
【解決手段】条件データを浮動小数点レジスタそのものに格納し、該条件データに基づいて、ストアデータをキャッシュにストアするか否かを判定する条件付き浮動小数点ストア命令を演算部が実行する。 （もっと読む）

【課題】例えばＳＩＭＤ浮動小数点積和演算等における各種演算組み合わせを少ない命令種別コード数で実現する。
【解決手段】演算装置１が、一の命令における一以上の未使用ビットに、該一の命令によって実行される通常処理とは異なる拡張処理の実行指示をレジスタ１１と演算器１２ｂ，１２ｅとの少なくとも一方に対して行なう拡張指示情報を設定する設定部２０を有する。 （もっと読む）

【課題】本発明は、例えば車両のパワートレーン制御のようなシーケンシャルな演算処理が必要な処理に対しても、処理を分割して高速化できるマルチコアプロセッサ及びこれを用いたエンジン制御装置を提供することを目的とする。
【解決手段】２つのコア６１、６２を有するマルチコアプロセッサ１００であって、
前記コアの前半の演算内容が、取得したデジタルデータのみから演算できる演算内容であり、後半の演算内容が、過去の演算結果も使用する演算内容に分割されていることを特徴とする。 （もっと読む）

【課題】 プロセッサから行列要素を１個ずつしか受け取れない状況でも、行列乗算処理を高速実行可能な行列演算コプロセッサを提供する。
【解決手段】 制御部１４０は、行列Ａ、Ｂの乗算結果である行列Ｑの要素を行毎に順次得るための制御を行う。行列要素レジスタ１２０は、行列Ｂの要素を記憶する。制御部１４０は、行列Ｑの１行分の要素を累算器１１１〜１１４から得るため、累算器１１１〜１１４を初期化し、行列Ａの１行分の要素をＣＰＵ２００から１個ずつ受け取る都度、受け取った要素を乗算器１０１〜１０４に送るとともに、当該要素を共通の乗算相手とする１行分の要素を行列要素レジスタ１２０から乗算器１０１〜１０４に送って乗算を行わせ、各乗算結果の累算を累算器１１１〜１１４に各々行わせる。 （もっと読む）

【課題】 コンフィグにおける全てのコンポーネントのリソース量が少ない場合でも多い場合でも極力コンパイルできるようにする。
【解決手段】 コンフィグで使用される各コンポーネントのリソースを予め想定された割当パターンにより複数の信号処理部へ割り当てる通常アルゴリズムと、該通常アルゴリズムによるコンパイルに失敗した場合に実行され、コンフィグで使用される各コンポーネントのリソースを複数の信号処理部へ最適化して割り当てる最適化アルゴリズムとをコンパイル手段が有している。 （もっと読む）

【課題】ＳＩＭＤ構成と比べて画素値転送量を削減でき、しかも、ＲＣＳＡ構成の問題（Ｈ．２６４のブロック分割に起因するサイクル数の増加）も回避可能な、画像処理装置を得る。
【解決手段】複数の演算素子ＰＥが行列状に配設されたアレイを備え、アレイは、それぞれが所定数の演算素子ＰＥを含む複数のサブブロックＳＢＳＡに分割されており、複数のサブブロックＳＢＳＡの各々は、自サブブロックと、自サブブロックに隣接する隣接サブブロックとを接続するか否かを選択可能なマルチプレクサ１０Ａ，１１Ａを有しており、処理すべき画像のサイズに応じてマルチプレクサ１０Ａ，１１Ａの設定を切り換えることによって、アレイ内に、一又は複数のサブブロックＳＢＳＡを含む一又は複数のブロックを設定可能である。 （もっと読む）

【課題】低開発費、大規模計算用カスタムメイド計算機の提供。
【解決手段】演算部１１と、RAM群２０,３０と、RAM群２０,３０に対するデータリード／ライト制御を行うRAMIF部１２,１３とから成る演算基本構成部１００によってハードウェア処理化する。各演算部はパイプライン構造を成す。メモリから演算部の周波数で１クロック毎に演算データが入力され、パイプライン通過後の演算結果が１クロック毎に出力される。、RAMIF部１２,１３は予め決められた所定のスケジュールに従って演算データをRAM群からリードすると共に複数のRAMに分散させながら且つ次段の演算部が演算データを読み込む順序を考慮して複数のRAMに分散してライトする。演算基本構成部を複数組み合わせて大規模な装置を構成するようにしたことにより、専用ボードを開発することなしに大規模計算用カスタムメイド計算機を、低開発費・短期間に開発することができる。 （もっと読む）

【課題】ハードウェアアクセラレータと同期を取る場合に、命令の実行の実時間を最短サイクルで保障することを可能とすることができる演算処理装置を提供する。
【解決手段】本発明のプロセッサは、同時実行可能な命令からなる命令グループを構成する命令を同時に発行し実行するプロセッサであって、前記プロセッサは、特定命令を含むプログラムを実行し、前記特定命令は、前記特定命令を含む命令グループから前記特定命令に後続する命令を除外することと、前記特定命令の発行直後の所定サイクル期間だけ後続する命令の発行を停止することとを指示する。 （もっと読む）

【課題】Out-of-order実行時においてもＷＡＷハザードを効果的に解消することが可能な並列処理機能を有するデータ処理装置を得る。
【解決手段】調停回路１は実行予定書き込み命令の実行順序を示すタイムスタンプ情報決定値ＴＭＤを出力する。Ｓバッファ部５は実行予定書き込み命令の書き込み対象領域において直近に実行された書き込み命令のタイムスタンプ情報決定値を比較用タイムスタンプ情報値ＴＭＣとして格納する。タイムスタンプ比較部３は上述したタイムスタンプ情報決定値ＴＭＤ及び比較用タイムスタンプ情報値ＴＭＣを比較し、ＴＭＤ＞ＴＭＣの場合、ＷＡＷハザードは生じないと判断して書き込み許可を指示する制御信号Ｓ３を出力し、ＴＭＤ＜ＴＭＣの場合、ＷＡＷハザードが生じると判断して書き込み不許可を指示する制御信号Ｓ３を出力する。 （もっと読む）

【課題】ベクトルマスク処理命令を高速に処理すること。
【解決手段】本発明に係るベクトル処理装置１００は、命令の制御を行う命令制御部２と、情報を保持しておく主記憶部３と、複数のベクトルレジスタ４、複数の演算器５、該演算器５とベクトルレジスタ間を接続する複数のクロスバ６、及びベクトルマスク情報を格納しベクトルマスク処理命令を処理するベクトルマスク情報部７を有する複数のベクトルパイプライン処理部１と、ベクトルパイプライン処理部１間を接続して処理を行うベクトルパイプラインクロスバ９とを備え、ベクトルマスク情報の更新命令の際に、ベクトルマスク情報の内の各部分のベクトルマスク情報について、複数のベクトルパイプライン処理部１がそれぞれベクトルマスク処理を先行して実行し、該部分処理結果を格納し、格納された部分処理結果を用いて、ベクトルマスク情報を処理するものである。 （もっと読む）

本開示は、第１スレッドに関連付けられた第１レジスタファイルと、第２スレッドに関連付けられた第２レジスタファイルとを含むマルチスレッドプロセッサを含む。少なくとも１つのハードウェアリソースは、第１及び第２レジスタファイルによって共有される。さらに、第１スレッドは、第２スレッドにシーケンシャルでないパイプラインアクセス位置を有し得る。複数のレジスタファイルにアクセスする方法も開示される。方法は、第２レジスタファイルからデータを読むことと同時に、第１レジスタファイルからデータを読むことを含む。第１レジスタファイルは第１命令ストリーム関連付けられ、第２レジスタファイルは第２命令ストリームに関連付けられる。第１命令ストリームは、プロセッサの実行パイプライン内の第２命令ストリームにシーケンシャルであり、第１レジスタファイルは第２レジスタファイルに対して隣接しない位置にある。 （もっと読む）

【課題】コスト及び消費電力を低減しつつ、並列処理の性能を向上する。
【解決手段】並列プロセッサは、繰り返し指定付きの複合演算命令と同期命令とを有するプロセッサ命令を保持するフェッチユニット２０と、プロセッサ命令をデコードするデコーダユニット４０と、複合演算命令に基づいて並列に演算を実行し、同期命令に応じてパイプライン接続が制御される複数のパイプライン演算器ｐｉｐｅＡ、ｐｉｐｅＢと、フェッチユニットとデコーダユニットとの間に設けられ、同期命令に応じてパイプライン演算器のパイプライン接続の実行開始タイミングを制御する同期制御ユニット３０とを具備する。 （もっと読む）