少なくとも２つの実行ユニットを備えるコンピュータシステムでプログラムコードの処理を分割する方法および装置であって、少なくとも２つの動作モードの間で切換が行われ、第１の動作モードは比較モードに相当するとともに第２の動作モードはパフォーマンスモードに相当しており、比較モードでは少なくとも２つの実行ユニットが同じプログラムコードを処理する形式のものにおいて、比較モードからパフォーマンスモードへの切換時に、各々の実行ユニットに識別子が割り当てられ、前記識別子に依存して少なくとも２つの実行ユニットに異なるプログラムコードが割り当てられることによって、プログラムコードの分割が行われることを特徴とする。
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【課題】 大量のデータを高速で効率的に演算処理する処理装置を実現する。
【解決手段】 主演算回路（２０）に対する演算処理命令を、マイクロ命令メモリ（２１）にマイクロプログラムの形態で格納し、このマイクロプログラムに従ってコントローラ２２の制御の下に主演算回路の動作制御を実行する。主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。マイクロプログラム制御方式に従って効率的に大量のデータを処理することができる。 （もっと読む）

【課題】 複数のリコンフィギュラブル回路を備えた処理装置を提供する。
【解決手段】 本発明の処理装置１００は、機能の変更が可能なリコンフィギュラブル回路１２を有する複数のリコンフィギュラブルユニット１０を備える。リコンフィギュラブルユニット１０は、他のリコンフィギュラブルユニットから出力されたデータを記憶するＲＡＭ６４と、ＲＡＭの動作制御を実行する制御部とを有し、ＲＡＭは、制御部による指示に基づいて、他のリコンフィギュラブルユニットから出力されたデータの中から、自身のリコンフィギュラブル回路において必要な有効データの書込を実行する。ＲＡＭは、他のリコンフィギュラブルユニットからの出力を時分割に書き込む。 （もっと読む）

単一命令多重データ・マイクロプロセッサのためのベクトル並べ換えシステム（１００）が１組のベクトル・レジスタを有し、該１組のベクトル・レジスタがベクトルを並べ換え論理（１２０）に供給し、次いでそれを否定ブロック（１３０）に供給し、そこにおいてそれらベクトルは、１組の制御レジスタ（１４０）のうちの選択された制御レジスタから受け取った制御パラメータに従って並べ替えられ且つ選択的に否定される。制御装置（１４５，１５０）が、どの制御レジスタが制御パラメータを与えるべきかを選択する。このようにして、別々の並べ換え命令が、必要でなく、また実行される必要がなく、更に、並べ換えパラメータが、ベクトル・レジスタ（１１０）に格納される必要がない。これは、より高い性能、より小さいベクトル・レジスタ・ファイル、従って、マイクロプロセッサのより小さいサイズ及びより良いプログラム・コード密度をもたらす。
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いくつかの実施形態によれば、条件付きの単純命令多重データ（Single Instruction, Multiple Data）の命令が提供される。たとえば、第一の条件命令がnチャネルのSIMD実行エンジンで受け取られうる。この第一の条件命令は複数チャネルに対応するデータに基づいて評価されえ、評価の結果はnビットの条件マスクレジスタに保存されうる。次いで第二の条件命令が実行エンジンで受け取られえ、前記結果は条件マスクレジスタからnビット幅のm項目の深さの条件スタックにコピーされうる。 （もっと読む）

分岐命令を内部に有するプログラムを実行するためのマルチプロセッサデータ処理システム。各分岐命令はその分岐命令によってプログラムが分岐するときに実行すべき命令を規定する分岐先アドレスをプログラム中に指定する。このデータ処理システムは、機能ユニット、ローカルメモリ、およびポインタを備えた複数の処理セクションを有する。ローカルメモリはその処理セクション内の機能ユニットで実行すべきプログラムからの命令シーケンスを格納する。ポインタは機能ユニットで実行すべきローカルメモリ内の次の命令を規定する値を有する。各処理セクションのポインタは分岐命令のうちの一つに応答して機能ユニットが分岐するときに、その分岐命令の分岐先アドレスによって決まる新しい値にリセットされる。
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【課題】 簡易な構成で柔軟性の高い複数クラスタよりなる再構成演算装置を提供することを目的とする。
【解決手段】 同時動作可能な演算器群１８０と、演算器群の状態を制御するシーケンサ１１０と、演算器群のコンフィギュレーション情報を格納するコンフィギュレーションメモリ１２０とよりなり、演算器群に対してデータを入力する際にデータバッファを介するパスと介さないパスとを設け、パスの選択及びデータバッファの動作を制御するデータバッファ制御部を設け、その動作制御の内容がコンフィギュレーション情報によって設定される構成である。 （もっと読む）

【課題】 条件付き実行命令において、条件が成立しなかった場合には、無動作命令として実行されてしまい、ハードウェアの利用効率が悪く実効性能が低下してしまうという問題点を克服する。
【解決手段】 プロセッサは、実行ステージ以前に命令発行制御部３１にて、搭載された演算器の個数以上の命令を解読して実行条件の判定を行い、条件が偽であった命令に関しては、その命令自体を無効化し、後続する有効な命令によって演算器（ハードウェア）が有効に使用されるように割り当てを行う。コンパイル装置は、実行条件が真となる命令の個数がハードウェアの並列度の上限を超えないようにスケジューリングを行う。各サイクルにおいて並列に配置される命令の個数自体はハードウェアの並列度を超えていても構わない。 （もっと読む）

本グラフィックスプロセッサは、画素パケットを処理するためのスカラ算術演算を行うことのできるプログラマブル算術論理演算装置（ＡＬＵ）段を有する。画素パケット内のオペランドは、ダイナミックレンジを改善するためにＳ１．８形式でフォーマット設定されてもよく、異なるデータ形式でフォーマット設定されてもよい。グラフィックスプロセッサは、構成可能なグラフィックスパイプラインとして実施されてもよい。一実装形態では、パイプラインを通る画素パケットのプロセスフローが、ホストからのコマンドに応答して再構成され得るようにするために、分配器がグラフィックスパイプラインの要素を結合する。各画素は、偶数画素または奇数画素に割り当てられ、次いで、奇数と偶数の画素の画素パケットがＡＬＵ待ち時間を引き受けるようにインターリーブされてもよい。 （もっと読む）

スケーラブルシェーダアーキテクチャを開示する。このアーキテクチャでは、シェーダが多数のパイプラインを含み、その各々はラスタピクセルデータに処理オペレーションを実施可能である。シェーダパイプラインは必要に応じて機能的に除去可能であり、欠陥のあるシェーダパイプラインがチップの廃棄を生じることを防止する。シェーダはシェーダディストリビュータを含み、これはラスタピクセルデータを処理して選択的に処理されるラスタピクセルデータを種々のシェーダパイプラインに分配し、好適には負荷をバランスする。シェーダコレクタは種々のシェーダパイプラインの出力を適切な順へフォーマットして陰影付ピクセルデータを形成する。シェーダ命令プロセッサ（スケジューラ）は目的のタスクを実施するよう個々のシェーダパイプラインをプログラムする。シェーダパイプラインはシェーダゲートキーパを有する。 （もっと読む）

マルチスレッドプロセッサは、複数のハードウェアスレッドユニットと、スレッドユニットから受け取った命令をデコードするためにスレッドユニットに結合された命令デコーダと、デコードされた命令を実行するための複数の実行ユニットを含む。マルチスレッドプロセッサは、ハードウェアスレッドユニットのそれぞれに関連付けられたスレッド用の命令発行シーケンスを制御するように構成される。所与のプロセッサクロックサイクルで、指定された１つのスレッドのみが１つまたは複数の命令を発行することが可能になるが、命令を発行することが可能になる指定されたスレッドは、命令発行シーケンスに従って、複数のクロックサイクルにわたって変化する。命令は、スレッドのうちの少なくとも所与の１つが、多重同時命令パイプラインをサポートすることを可能にするようにパイプライン化される。

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プロセッサに、複数の算術ユニット、アキュムレータユニット、および複数の算術ユニットとアキュムレータユニットとの間に結合されたリダクションユニットが含まれる。リダクションユニットは、算術ユニットからベクトル要素の積を、アキュムレータユニットから第１アキュムレータ値を受け取り、積および第１アキュムレータ値を処理して、アキュムレータユニットに配送される第２アキュムレータ値を生成する。このプロセッサは、保証されたシーケンシャルセマンティクスを有する複数のベクトル乗算リデュース演算すなわち、計算結果が個々の命令の対応するシーケンスを使用して作られるはずの結果と同一であることを保証する演算を実施する。

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プロセッサが、メモリと、メモリに結合され、メモリから取得された命令をデコードする命令デコーダと、デコードされた命令を実行する複数の実行ユニットとを含む。それらの命令のうちの１つまたは複数が複合命令形式内にあり、その複合命令形式内では、１つの命令が複数のオペレーションフィールドを含み、オペレーションフィールドのうちの１つまたは複数のそれぞれが、少なくともオペレーションコードフィールドとファンクションフィールドとを含む。オペレーションコードフィールドおよびファンクションフィールドは、一緒になって、１つまたは複数の実行ユニットによって実行されるべき特定のオペレーションを指定する。

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ユーザーレベルのマルチスレッドを提供する方法およびシステムが開示される。本技法に基づく方法は、命令セットアーキテクチャ（ISA）を介して一つまたは複数の共有リソース・スレッド（シュレッド）を実行するためのプログラミング命令を受け取ることを含む。一つまたは複数の命令ポインタがISAを介して構成設定され、前記一つまたは複数のシュレッドがマイクロプロセッサにより同時的に実行される。ここで、マイクロプロセッサは複数の命令シーケンサを含んでいる。

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実行可能トランザクションを処理するためのリソースを提供する、少なくとも１つがマスタ処理装置である複数の相互接続されたプロセッサ要素を有するマルチコアプロセッサにインストールすることを目的とするリソース管理／タスク割り振りコントローラであって、インストールされたときに、マスタ処理装置を含むプロセッサ要素のそれぞれと通信するように適合されており、事前定義された割り振りパラメータに従って個々のプロセッサ要素にマルチコアプロセッサ内の実行可能トランザクションを割り振る制御論理を備えるコントローラ。 （もっと読む）