【課題】コスト及び消費電力を低減しつつ、並列処理の性能を向上する。
【解決手段】並列プロセッサは、繰り返し指定付きの複合演算命令と同期命令とを有するプロセッサ命令を保持するフェッチユニット２０と、プロセッサ命令をデコードするデコーダユニット４０と、複合演算命令に基づいて並列に演算を実行し、同期命令に応じてパイプライン接続が制御される複数のパイプライン演算器ｐｉｐｅＡ、ｐｉｐｅＢと、フェッチユニットとデコーダユニットとの間に設けられ、同期命令に応じてパイプライン演算器のパイプライン接続の実行開始タイミングを制御する同期制御ユニット３０とを具備する。 （もっと読む）

【課題】複数の処理に要する全体の処理時間を短縮可能な演算処理装置を提供する。
【解決手段】各タスクに属するプロセス毎に、再構成可能回路で使用するエリアが異なる複数のフロアプランレイアウトを記憶しておく。そして、プライオリティが高いタスクの実行対象プロセスから順に、使用エリア数が全分割エリア数を超えるまでプロセスをセットする（Ｓ５４〜Ｓ６６）。続いて、セットされたプロセスに対して、使用エリアが重複しないフロアプランレイアウトを選択し（Ｓ６８〜Ｓ７４）、対応するコンフィグデータで再構成可能回路を再構成する。 （もっと読む）

【課題】データを右方向パラレルマージシフトする方法を提供する。
【解決手段】右方向シフトマージ演算する方法であって、シフトカウントＭを有する右方向シフトマージ命令を受け、指定された第１ソースレジスタから、Ｌ個のデータ要素を有する第１オペランドを（Ｌ−Ｍ）個のデータ要素だけ左にシフトし、第１オペランドのシフトとパラレルに、右方向シフトマージ命令により指定されたセカンダリデータストレージから、Ｌ個のデータ要素の第２オペランドをＭ個のデータ要素だけ右にシフトし、前記シフトされた第１データ要素セットのＭ個のデータ要素と前記シフトされた第２データ要素セットの（Ｌ−Ｍ）個のデータ要素を有した結果を生成するため、第１データ要素セットと第２データ要素セットとをマージする。シフトされた第１データ要素セットのＭ個のデータ要素は、シフトされた第２データ要素セットの（Ｌ−Ｍ）個のデータ要素と重複しない方法。 （もっと読む）

【課題】レジスタ、演算部などを備えたデータ処理部において、効率的なデータ処理および実装面積の削減を実現した構成を提供する。
【解決手段】レジスタ、演算部などを備えたデータ処理部において、複数の命令テーブルの切り替えや命令の多重化により効率的に命令を実行し、またダブルバッファ構成とした入出力レジスタを利用したデータ格納制御により入出力のオーバーヘッドや命令のレイテンシの解消を図り処理の高速化を実現した。本構成により、命令の圧縮・伸長によるバスバンド幅、外部ＩＯ、メモリ容量の小型化が実現され、データ処理部を構成するＬＳＩの論理回路の実装面積の削減、さらに消費電力の低減が実現される。 （もっと読む）

【課題】フロントエンド計算機にＦＰＧＡ等搭載ボードをＰＣＩバス等で接続して特定方程式の高速計算を実現する。また、計算実行に当たっては、多くの人々が利用しているＦｏｒｔｒａｎ等から容易に利用可能な仕組みを提供することにより利便性を向上を併せて可能にすることにある。
【解決手段】ＦＰＧＡ等、素子の並列処理機能を利用し、方程式解法に特化・最適化した論理回路を事前編成（ｎ段のパイプラインをＭ本並列動作可能な状態を準備）させることによって、アプリケーションプログラムから与えられた計算コードの高速計算実現を図る。また、Ｃ言語等の高級言語から引数を伴ったサブルーチンコールを実現することにより利便性を高める。 （もっと読む）

【課題】マクロブロックごとの処理を並列に行う複数のプロセシングエレメントがマクロブロックの依存関係に応じた処理を行うことを可能にする。
【解決手段】検出部３１がデータ処理部２０から処理を終了したマクロブロックのＩＤを受け取るごとに、選択部３２は、マクロブロックの依存関係を示す参照フラグに基づいて、プロセシングエレメント２２が処理できる可能性のあるマクロブロックを選択する。
判定部３４は、選択されたマクロブロックが未処理の状態であって、かつ、４個の隣接マクロブロックの状態が（１）選択されたマクロブロックによってその隣接マクロブロックの処理結果が参照されない、または（２）その隣接マクロブロックの処理状態が終了である、または（３）その隣接マクロブロックの処理状態が仮処理の状態であって終了としてみなされる、のいずれかであるとき、選択されたマクロブロックは処理できると判定する。 （もっと読む）

【課題】製造コストと消費電力を増大させることなく、しかも演算を効率よく行える半導体装置を提供する。
【解決手段】サイクルごとに第１の演算を行い、前記第１の演算の結果を示す第１のデータと、第１のバリッド信号とを前記サイクルごとに出力する第１の演算エンジン１１Ａ〜Ｅと、前記サイクルごとに第２の演算を行い、前記第２の演算の結果を示す第２のデータと、第２のバリッド信号とを前記サイクルごとに出力する第２の演算エンジン１１Ａ〜Ｅと、前記演算エンジン１１Ａ〜Ｅ間で前記第１のデータ及び前記第２のデータを受け渡すために用いられ、前記第１のバリッド信号又は前記第２のバリッド信号が第１の値ならば、前記第１のデータ又は前記第２のデータの書込みが可能であり、前記第１のバリッド信号又は前記第２のバリッド信号が第２の値ならば、前記第１のデータ又は前記第２データの書込みを禁止する演算エンジン間バッファ１２とを具備する。 （もっと読む）

ＭＩＤＩボイスのデジタル波形の生成用にスペシャライズされた機械コード命令の組を使用して電子楽器デジタルインターフェース（ＭＩＤＩ）ボイスのデジタル波形を生成すること。例えば、プロセッサは、ＭＩＤＩボイスのデジタル波形を生成するソフトウェアプログラムを実行することができる。ソフトウェアプログラムの命令は、ＭＩＤＩボイスのデジタル波形の生成用にスペシャライズされた命令セットからの機械コード命令とすることができる。
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【課題】負荷を平均化して信頼性寿命を向上出来るプロセッサ及びプロセッサシステムを提供する。
【解決手段】サイクル毎に複数の演算命令を発行可能な演算命令発行部１０と、各々が、前記サイクルに応じたパイプライン動作を行う複数の演算ユニット３１と、前記サイクル毎にいずれかの前記演算ユニット３１を選択し、選択した前記演算ユニット３１に対して、前記演算命令発行部１０で発行された前記演算命令を割り当てる演算ユニット選択部２０とを具備し、前記演算ユニット３１は、前記演算ユニット選択部２０によって割り当てられた前記演算命令に応じた演算処理を行い、前記演算ユニット選択部２０は、直前の前記サイクルにおいて非選択であった前記演算ユニット３１を選択する。 （もっと読む）

【課題】
高い計算集約性のワークロードを処理するために、複数のコアレットを結合して単一のマイクロプロセッサ・コアにする構成可能なマイクロプロセッサを提供する。
【解決手段】
上記単一のマイクロプロセッサを形成する手法では、先ず、複数のコアレットにおける２つまたはそれ以上のコアレットを選択し、２つまたはそれ以上のコアレットの資源を結合して結合された資源を形成する。各結合された資源は、個々の各コアレットが利用可能なものより多くの資源を構成する。次に、結合された資源を単一のマイクロプロセッサ・コアに割り当てることによって２つまたはそれ以上のコアレットから単一のマイクロプロセッサ・コアを形成する。なお、結合された資源は単一のマイクロプロセッサ・コアにその専用のものであり、単一のマイクロプロセッサ・コアは専用の結合された資源を用いて命令を処理する。 （もっと読む）

【課題】汎用レジスタを用いないプロセッサを提供すること。
【解決手段】複数のＣｏ−ＣＰＵが互いに接続され、複数のＣｏ−ＣＰＵが別個の演算を並列に実行するプロセッサが提供される。複数のＣｏ−ＣＰＵのそれぞれは、コマンドデコーダ２２と、ＡＬＵ２１と、複数のセレクタ２３〜３６とを含む。コマンドデコーダ２２は、コマンドコードをデコードする。セレクタ２３〜２８は、隣接する複数のＣｏ−ＣＰＵからの出力およびＭＲＡＭからの出力を受け、少なくとも１つを選択的に出力する。ＡＬＵ２１は、セレクタ２７および２８からの出力に対してコマンドデコーダ２２によるデコード結果に応じた演算を行なう。セレクタ３１〜３２は、ＡＬＵ２１による演算結果および隣接する複数のＣｏ−ＣＰＵからの出力を受け、隣接する他の複数のＣｏ−ＣＰＵに選択的に出力する。したがって、汎用レジスタを用いないプロセッサを提供することが可能になる。 （もっと読む）

【課題】共有リソースである演算回路を簡単な手続によって優先的に利用可能にする。
【解決手段】中央処理装置（ＣＰＵ０，ＣＰＵ１）と複数の演算回路（ＦＰＵ０，ＦＰＵ１）を備え、中央処理装置はフェッチした一の命令に基づいて一の演算回路にコマンドを与え、フェッチした他の命令に基づいて他の演算回路にコマンドを与えることが可能なデータプロセッサ（ＤＰＲＣＳ１）に、どの演算回路がコマンドを実行中であるかを示す第１情報と、演算回路にどの中央処理装置から次のコマンドの実行が予約されているかを示す第２情報の格納に利用される記憶回路（ＢＲＥＧ，ＲＲＥＧ）を設ける。既にコマンド実行中であるときは記憶回路の第２情報を用いて次の演算コマンドの実行を予約することにより、実行終了後、速やかに当該演算回路に演算コマンドを振り当てて実行させることができる。 （もっと読む）

【課題】分岐命令、ループ命令を含む各種計算処理の性能向上を図る。
【解決手段】本発明の例に係る計算機システムは、他と共有しないローカルメモリ１１０，２１０，３１０を有する複数の計算主体１００，２００，３００と、複数の計算主体１００，２００，３００により共有される共有メモリ３０とを備える。複数の計算主体１００，２００，３００の各々は、ローカルメモリ１１０，２１０，３１０から共有メモリ３０へのデータ更新を一時的に禁止する機能を持つストア制御機構１２０，２２０，３２０を備える。 （もっと読む）

【課題】複数の命令を１のサイクルにおいて実行するプロセッサにおいて、並列処理を行う場合に、実行サイクル数を削減することができるプロセッサ及びコンパイル装置を提供する。
【解決手段】レジスタＲ０〜Ｒ３１は、それぞれ上位３２ビットの領域と下位３２ビットの領域に分かれている。レジスタ書込制御部４３１は、１のサイクルで発行された各命令における書き込むレジスタと書き込み位置（上位又は下位のいずれか）を示す情報をセレクタ４３２１、４３２２へ出力する。セレクタ４３２１、４３２２は、それぞれ、第１演算部４４、第２演算部４５又は第３演算部４６から出力される各データのうちいずれか１のデータを選択し、選択したデータをいずれか１のレジスタの上位及び下位へそれぞれ書き込む。 （もっと読む）

【課題】演算処理部の内部処理を動作させる前に入力するパラメータデータを分類することで、効率よく演算処理ができるようにする演算処理装置とその方法を提供する。
【解決手段】演算処理を実行するためのパラメータデータを格納するデータベースからパラメータデータを取得し、タグ値のアドレスに基づいてパラメータデータを分類し、分類により区分けされた区画ごとにパラメータデータを振り分けてデータベースの対象の区画の末尾に追加して格納する分類処理をし、データベースからパラメータデータを取得し、データとタグ値に基づいて予め決められた演算処理をする演算処理方法である。 （もっと読む）

【課題】分岐命令を含むプログラムであって、プログラムの実行期間中の各パスの実行頻度が一定でない場合でも、各プロセッサエレメントの効率的な利用を図ることができるプログラムを提供する。
【解決手段】実行プログラム１３０の並列実行制御部１３１は、実行プログラム１３０が実行されることにより更新されるメモリ３００に記憶された実行履歴情報３０１と総実行回数情報３０２とに基づき、全パスの総実行回数に対する各パスの実行回数が、パス選択用閾値より大きいパスについての個別パスコードを選択し、ターゲットハードウェアにおいて使用可能なプロセッサエレメント数に応じて、補償パスココード１３２と選択した個別パスコードとにプロセッサエレメントを割り当て、並列実行させるよう制御し、また、全パスの総実行回数が所定の回数毎に補償パスコードと並列実行させる各個別パスコードの見直しを行う。 （もっと読む）

本発明の方法は、一部の実施形態においては、スレッドを生成する要求を受信する段階と、少なくとも受信した要求に応答してキューに要求を供給する段階とを有する。その方法は、キューに供給された要求の少なくとも一部に応答して複数の命令をフェッチする段階と、複数の命令の少なくとも１つの命令を実行する段階とを更に有する。本発明の装置は、一部の実施形態においては、機械が実行するときにその方法をもたらす命令を記憶している記憶媒体を有する。本発明の装置は、一部の実施形態においては、スレッドを生成する要求を受信し、少なくとも受信した要求に応答してスレッドを生成する要求をキューに供給する回路を有する。本発明のシステムは、一部の実施形態においては、スレッドを生成する要求を受信し、少なくとも受信した要求応答してスレッドを生成する要求をキューに供給する回路と、スレッドについての少なくとも１つの命令を記憶するメモリユニットとを有する。
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【課題】パックドデータおよび非パックドデータに選択演算を実行する命令の提供。
【解決手段】プロセッサに結合されるメモリ中に、ソースオペランド内の第１のパックドデータと、デスティネーションオペランド内の第２のパックドデータが格納される。プロセッサは、ソースオペランドの制御ビットが「１」に設定される場合に第１のパックドデータを選択し、そのデータをデスティネーションオペランド内に格納する。制御ビットが「１」に設定されない場合、プロセッサはデスティネーションオペランド内のデータを保持する。デスティネーションオペランドの最終値がメモリ内に格納される。 （もっと読む）

【課題】演算処理に要する時間を短縮することでスループットを向上させる。
【解決手段】ＳＩＭＤ演算処理装置は、２つの単位プロセッサ演算ブロックＸ，Ｙを備える。制御部１は、プログラムメモリ２に格納される汎用関数を読み出して演算ブロックＸ，Ｙに設定する。これと共に、制御部１は、データメモリ３に格納される引数１（０），引数２（０），引数３（０）を演算ブロックＸに，引数１（１），引数２（１），引数３（１）を演算ブロックＹにそれぞれ供給する。演算ブロックＸ，Ｙは、上記汎用関数に基づいて上記供給されたデータに対する演算を並列に実行する。 （もっと読む）

【課題】本発明は、通信回数を増やすことなく、演算装置間のネットワークの通信路の数を少なくすることを目的とする。
【解決手段】本発明の並列演算方法は、Ｎ個の演算装置がバラバラに記録しているＫ次元のベクトルの和を、リング状のネットワークを利用して計算し、結果をＮ個の演算装置で共有する。具体的には、Ｋ個の成分をＮ個のグループに分け、各演算装置は、１つのグループの成分を隣の演算装置に渡す。受け取った演算装置は自分が保有する当該グループの成分との和を求め、その結果を次の演算装置に渡す。この作業をＮ−１回行い、Ｎ回目からは受け取った演算装置は、当該グループの成分の和として記録すると共に、そのデータを次の演算装置に渡す。この作業を２Ｎ−２回目まで行う。 （もっと読む）