【課題】スーパースカラ動作を行うマルチスレッド処理装置において、スレッドの作動割合を適切に調整すること。
【解決手段】複数のスレッドがハードウエアを部分的に共有して処理を行なうと共に、前記複数のスレッドの少なくとも一部がスーパースカラ動作を行うマルチスレッド処理装置であって、各スレッドの作動割合を設定する作動割合設定手段と、スレッド毎のスーパースカラ動作状況を監視する監視手段と、を備え、前記作動割合設定手段は、前記監視手段により把握されたスーパースカラ動作の時間あたりの発生回数が、設定されている作動割合に対して少ないスレッドの作動割合が増加するように、前記複数のスレッドのうち少なくとも一部の作動割合を修正することを特徴とする、マルチスレッド処理装置。 （もっと読む）

本明細書では、プロセッサリソースを共用するように適合されたマルチコアプロセッサに関連した技術が説明される。一例示的マルチコアプロセッサは複数のプロセッサコアを含むことができる。マルチコアプロセッサはさらに、複数のプロセッサコアのうちの２つ以上に選択的に結合される共用レジスタファイルを含むことができ、共用レジスタファイルは、選択されるプロセッサコア間で共用リソースとして働くように適合される。 （もっと読む）

【課題】インオーダ処理の命令スケジューリングの簡潔さを損なうことなく、並列度を向上することができるスーパースカラプロセッサ及び命令処理方法を提供する。
【解決手段】命令メモリ１０１から読み出した命令を命令バッファ１０３に格納する前に事前にスケジューリングパターンを生成するプレスケジューラ１１０と、プレスケジューラ１１０で生成したスケジューリングパターンに基づき、命令バッファ１０３に格納された命令の依存関係をチェックし複数の命令デコーダ１０５、１０６に命令の発行を行うと共に、複数の実行ユニット１０７、１０８での命令の実行順序を決定するスケジューラ１０４とを備える。 （もっと読む）

【課題】複数コプロセッサへの命令のビット空間をよりよい方法にする。
【解決手段】プロセッサに基づくシステム２２はメイン・プロセッサ２４および複数のコプロセッサ２６を含む。コプロセッサ２６によって実行されるデータ処理動作を指定するメイン・プロセッサ２４のコプロセッサ命令は、ターゲット・コプロセッサを識別するためのコプロセッサ識別フィールドを含む。データ要素はソース・レジスタからデスティネーション・レジスタへブロードキャストされる。データ要素のサイズ指定は、２つのビットがバイト（８ビット），ハーフ・ワード（１６ビット），ワード（３２ビット）およびダブル・ワード（６４ビット）を含む４つのデータ・サイズのうちの１つを示し、他の２ビットは飽和タイプを示す。 （もっと読む）

【課題】専用ハードウェアや高性能なＳＩＭＤ型処理装置を用いることなく、処理の高速化を実現することができる信号処理装置を得ることを目的とする。
【解決手段】処理命令を発行する全体制御部１に対して、部分制御部２_１〜２_Ｎ、データ転送部３_１〜３_Ｎ及びデータパス部４_１〜４_Ｎが並列に接続されており、全体制御部１が相互に異なる処理命令を部分制御部２_１〜２_Ｎに発行し、あるいは、同一の処理命令を少なくとも１個以上の部分制御部２に発行することで、処理の並列化を実現する。 （もっと読む）

一般に、分散型プロセッサアーキテクチャにおけるデータマルチキャスティングに関する方法、手順、装置、コンピュータプログラム、コンピュータアクセス可能媒体、処理構成、およびシステムが説明される。様々な実装形態は、ソースから第１のメッセージを受信するように構成された複数のターゲット命令を識別することと、ターゲット命令によって一般に共有される選択された情報を含めて、ターゲット命令のそれぞれに関して第１のメッセージにターゲットルーティング命令を提供することと、識別されたターゲット命令のうちの２つがルータに対して互いに異なる方向に配置されているとき、第１のメッセージを複製して、複製されたメッセージを、識別されたターゲット命令のそれぞれに対して異なる方向にルーティングすることを含むことが可能である。ターゲットルーティング命令を提供することは、ターゲット命令によって一般に共有され、左オペランド、右オペランド、またはプレディケートオペランドとして識別されているビットのサブセットを利用する、選択された情報をさらに含むことが可能であり、ターゲット命令の複数の複数命令サブセットのうちの１つの選択を含むことが可能である。 （もっと読む）

【課題】ＳＩＭＤ処理に係るデータ処理装置及び方法を提供する。
【解決手段】データ処理装置及び方法は、データ要素に対するデータ処理操作を並列に実行するために提供される。データ処理装置は、データ要素を記憶することができる複数のレジスタを有するレジスタデータ記憶装置と、データ要素に対するデータ処理操作を実行することができる処理ロジックとを備えている。デコーダは、データ要素サイズの倍数であるレーンサイズとデータ要素サイズとを識別するデータ処理命令を復号することができる。更に、デコーダは、前記レジスタの少なくとも１つにおいて、並列処理の多数のレーンをレーンサイズに基づいて定義するように処理ロジックを制御することができると共に、処理ロジックは、並列処理の各前記レーン内部のデータ要素に対するデータ処理操作を並列に実行することができる。 （もっと読む）

【課題】ＳＩＭＤ処理に係るデータ処理装置及び方法を提供する。
【解決手段】データ処理装置(2)は、データ要素を記憶することができるレジスタデータ記憶装置と、生成された定数を伴いそれに引き続き関連付けられたデータ数値を有する命令を復号することができる命令デコーダ(14,16)と、命令デコーダ(16)により復号されたデータ処理命令に応答して並列処理レーン内部で少なくとも１つのソースオペランドに対してデータ処理を実行することができるデータプロセッサ(18)とを備え、データプロセッサは、生成された定数及び関連付けられたデータ数値を伴う復号された命令に応答して関連付けられたデータ数値の少なくともデータ部分(1210)を拡張することができ、拡張は、少なくとも１つのソースオペランドの内の１つを形成する生成された定数(1240)を伴う命令に応答すると共に選択された機能に基づいて定数(1240)を生成するように実行される。 （もっと読む）

【課題】比較的小さな回路規模で且つレジスタファイルの遅延を増大させることなく、ＳＩＭＤ演算の前処理としてのデータ並び替えを実行可能なプロセッサを提供する。
【解決手段】プロセッサは、ＳＩＭＤ演算を実行可能な演算器と、演算器に供給する演算対象のデータを格納するレジスタファイルと、レジスタファイルとは別個に設けられ、各データ列が複数個のデータ要素を含む整数ｎ個のデータ列を列毎に書き込み、ｎ個のデータ列の各々から同一位置のデータ要素を選択してｎ個のデータ要素として読み出し可能なバッファとを含み、バッファから読み出したｎ個のデータ要素を演算器にＳＩＭＤ演算の対象として供給する。 （もっと読む）

【課題】複数の処理ユニットによる並列処理において、トランザクション管理を実行しなくても済むようにする。
【解決手段】複数の画像処理ユニット１０〜１２が、直列にバス接続されてなる。各画像処理ユニット１０〜１２は、制限時間が設定される制限情報設定部３２を有している。各画像処理ユニット１０〜１２は、ＣＥＬＬ２４によって複数の画像処理ユニット１０〜１２間において同一のプログラムに従って演算処理単位ごとのデータに対する演算処理としての画像処理を実行する。各画像処理ユニット１０〜１２は、制限時間に従って、各演算処理単位ごとのデータに対する画像処理を実行する。各画像処理ユニット１０〜１２は、画像処理された処理データをメモリ２５に格納する。各画像処理ユニット１０〜１２は、複数の画像処理ユニット１０〜１２間の入力端子及び出力端子が連結されることにより、相互にバス接続されるようにする。 （もっと読む）

プログラマブル及び/又は大規模並列プロセッサーあるいはその他のデバイスのような、プロセッサーまたはその他のデバイスであって、低精度ハイ・ダイナミック・レンジ(LPHDR演算)の数値に対して演算処理(例えば、必須ではないが、加算、乗算、減算、そして除算の内の1つまたはそれ以上を含む処理)を実行するために設計された処理要素を備える。 かかるプロセッサーやその他のデバイスは、例えば、単一のチップ上で実現することができる。 単一のチップ上で実現できるかどうかにかかわらず、本発明のある実施例におけるプロセッサーあるいはその他のデバイスの中にあるLPHDR演算要素の数は、もし
演算要素が存在するならば、演算要素の数をはるかに超える(例えば、少なくとも20+3倍の数だけ超える)ものである。ここでいう演算要素は、プロセッサーやその他のデバイスの中に在って、従来の精度(32ビットあるいは64ビットの浮動小数点演算のような精度)で、ハイ・ダイナミック・レンジの演算を行うように設計された演算要素をいう。

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【課題】プロセッサコアとプロセッサエレメント間におけるデータ授受のためのオーバーヘッドを短縮するとともに、演算能力の向上させる。
【解決手段】プロセッサエレメント１３は、各プロセッサコア２−Ａ，２−Ｂ，２−Ｃからキャッシュ禁止に設定され、プロセッサコアおよび入出力インタフェース回路１１から直接アクセス可能に設定され、入出力インタフェース回路１１からメインメモリ１７を介さずに直接転送された入力データおよびプロセッサエレメントの演算結果である出力データを格納するローカルメモリ１４と、ローカルメモリ１４とメインメモリ１７との間でＤＭＡ転送するＤＭＡＣ１５とを備え、プロセッサエレメントは出力データをメインメモリ１７へＤＭＡ転送後に転送完了の割り込みをプロセッサコアに通知し、プロセッサコアはこの通知に基づき次の処理を実行する。 （もっと読む）

【課題】並列発行可否判定の必要な命令と不要な命令をプロセッサにおいて効率よく連続的に処理可能とする。
【解決手段】プロセッサ１は、実行ユニット１２１〜１２４と、命令ユニット１０を含む。命令ユニット１０は、命令間の依存関係に基づいた並列発行可否判定を行うべき対象命令であるか否かを、命令ストリームに含まれる命令単位で識別する。そして、命令ユニット１０は、命令ストリームに含まれる第１の命令が対象命令である場合に、第１の命令とこれに引き続く少なくとも１つの命令との間での依存関係の検出結果に基づいて、命令ユニット１２１〜１２４に並列発行する命令数を調整する。さらに、命令ユニット１０は、第１の命令が対象命令でない場合に、第１の命令を含む予め定められた固定数の命令からなる命令グループを、命令グループ内での依存関係の検出結果に拘わらず無条件に実行ユニット１２１〜１２４に並列発行する。 （もっと読む）

【課題】命令セットのコード効率を向上させる情報処理装置、演算処理方法及び電子機器等を提供する。
【解決手段】情報処理装置が、設定データの読み出し及び書き込み可能に構成される第１及び第２の入力レジスターを有する複数の入力レジスターと、設定データの読み出し及び書き込み可能に構成される被加算値レジスターと、前記第１及び第２の入力レジスターの設定データの加算処理を行う第１の加算ユニットと、前記第１の加算ユニットと並列動作可能に構成され、前記第１及び前記第２の入力レジスターの設定データを連結した連結データと、前記被加算値レジスターの設定データとの加算処理を行う第２の加算ユニットと、前記第１及び第２の加算ユニットのいずれかの処理結果が格納される複数の出力レジスターとを含む。 （もっと読む）

【課題】動的再構成可能な演算手段によって複数の情報処理を行うにあたり、再構成時間の短い粗粒度の再構成可能回路は、帰還回路のレイテンシが大きいため性能低下が発生する。このため、時間を考慮した回路構成を行うこと。
【解決手段】本発明は、動的に回路が再構成される第１演算部を複数備える第１回路構成部１０と、固定の回路から成る第２演算部を複数備える第２回路構成部２０と、情報を処理するにあたり、第１回路構成部１０ではレイテンシによる性能低下が発生する回路において、第２回路構成部２０で補間する回路構成を制御する回路構成制御部３０とを有する情報処理装置である。 （もっと読む）

【課題】面積オーバヘッドや消費電力を低く抑えたマイクロプロセッサを提供する。
【解決手段】本発明は、データ配列単位での順次処理が可能なマイクロプロセッサであって、フェッチされた命令がデータのロード命令である場合に、指定されたデータを含んだデータ列をメモリ幅単位でデータメモリ１６からロードし、また、命令の解析結果に基づいて、ロードしたデータ列のうち、次回のロード命令で指定される予定のデータを特定するロードストアユニット１４と、ロードストアユニット１４により特定されたデータを記憶するデータ一時記憶部１７と、を備える。 （もっと読む）

【課題】命令セットのコード効率を向上させる情報処理装置、演算処理方法及び電子機器等を提供する。
【解決手段】情報処理装置１０は、並列動作可能に構成された第１及び第２の演算処理ユニットＥＸＵ１、ＥＸＵ２と、各入力レジスターの設定データが読み出し及び書き込み可能に構成される複数の入力レジスターと、第１及び第２の演算処理ユニットＥＸＵ１、ＥＸＵ２の処理結果が格納される複数の出力レジスターとを含む。複数の入力レジスターは、第１の演算処理ユニットＥＸＵ１に割り当てられる第１の入力レジスターと、第２の演算処理ユニットＥＸＵ２に割り当てられる第２の入力レジスターとを有し、複数の出力レジスターは、第１の演算処理ユニットＥＸＵ１に割り当てられる第１の出力レジスターと、第２の演算処理ユニットＥＸＵ２に割り当てられる第２の出力レジスターとを有する。 （もっと読む）

１つ以上の処理ユニット（４０）と、実行パイプライン（３２）と、制御回路（２８）とからなるプロセッサ（２０）。実行パイプラインは、少なくとも段階を成す第１と第２のパイプラインステージを有し、パイプラインの連続するサイクルの中で処理ユニットにより遂行される動作を特定するプログラム命令が、第１のパイプラインステージによりメモリから取得され、そして前記第２のパイプラインステージに運ばれ、第２のパイプラインステージは処理ユニットに対し特定の動作を遂行するようにさせる。制御回路は、パイプラインの第１のサイクルにおいて第２のパイプラインステージ内に存在するプログラム命令が、パイプラインの次のサイクルにおいて再び実行されると判定した時に、前記実行パイプラインに対し、前記メモリから前記プログラム命令を再取得することなく、前記パイプラインステージの１つの中の前記プログラム命令を再使用させるように接続される。 （もっと読む）

ロッシーなメタデータを保持するためもメタフィジカルアドレス空間のための方法及び装置について記載する。データ項目のデータアドレスを参照する明示的又は非明示的メタデータアクセスオペレーションが発生する。ハードウェアは、データアドレスを、メタフィジカル拡張を含むメタデータアドレスに修正する。メタフィジカル拡張は、１以上のメタフィジカルアドレス空間を、メータアドレス空間に、重複させる。メタフィジカル拡張を含むメタデータアドレスの一部は、データ項目を保持するキャッシュメモリのタグアレイを検索するのに使用される。その結果、メタデータアクセスオペレーションは、メタデータアドレス拡張に基づいて、キャッシュのメタデータエントリのみをヒットする。メタデータは、キャッシュ内に保持されることから、メタデータは、データと、キャッシュ内のスペースについて競合する場合がある。 （もっと読む）

【課題】マルチ実行ユニット・プロセッサにおけるフィルタリング処理のような長レイテンシ処理の性能を改善する。
【解決手段】処理ユニットは、複数の実行ユニットと、命令バッファ・ロジックの下流に配設され、命令ストリーム内に所在するシーケンサ命令に応答するシーケンサ・ロジックと、を含む。シーケンサ・ロジックは、長レイテンシ処理に関連する複数の命令を１つの実行ユニットに対して発行するとともに、命令バッファ・ロジックからの命令が当該実行ユニットに対して発行されるのをブロックする。また、実行ユニットに対する命令の発行をこのようにブロックしても他の実行ユニットに対する命令の発行には影響が及ばず、したがって、シーケンサ・ロジックが長レイテンシ処理に関連する複数の命令を発行している間もなお、命令バッファ・ロジックからの他の命令を他の実行ユニットに発行し、それらの実行ユニットによって実行することが可能である。 （もっと読む）