【課題】単一命令・多重データ型演算装置において、多重命令・多重データ演算を高速かつ柔軟に実行する。
【解決手段】エントリそれぞれに対応して設けられるＡＬＵユニット（３４）において、ＭＩＭＤ用命令に従って制御信号群を生成するＭＩＭＤ用命令デコーダ（７４）と、このＭＩＭＤ命令を指定するデータを格納するＭＩＭＤ用レジスタ（７２）を設けるとともに、ＡＬＵ間通信回路（７１）を設ける。ＡＬＵ間通信回路の移動量および移動方向を、移動データレジスタ（７０）に格納されるデータビット（Ｅ０−Ｅ３）で設定する。ＡＬＵユニットごとに移動量および演算命令を設定してデータ移動および演算を実行することができる。 （もっと読む）

【課題】 プログラムの種類に係わらず並列実行及びシリアル実行を適応的に行い、並列度を高めても細粒度の並列実行を高効率で行うマルチスレッドプロセッサを実現する。
【解決手段】 スレッドユニット２ａ〜２ｈは、生成する実行命令に、演算ユニット５ａ〜５ｄ中の任意の演算ユニットで実行される演算が他の演算ユニットで演算した演算結果を用いる依存性演算が含まれる場合は、被依存性実行命令を生成するスレッドユニットを特定してセマフォ情報を記憶領域２１に記述する一方、生成する実行命令に被依存性実行命令が含まれる場合は、プログラム実行後にセマフォ情報をクリアさせる実行命令を付した実行命令を生成するプログラム生成部２３と、セマフォ情報がクリアされた後に依存性演算の実行命令を、命令クロスバースイッチ４を介し演算ユニットに供給させる命令投入部２４を備えて実現した。 （もっと読む）

【課題】簡単な構成でnop命令数を削減できるＶＬＩＷ型プロセッサを提供する。
【解決手段】命令ディスパッチャ１２とＡＬＵ１５の間にディレイ発生部１３を設け、命令ディスパッチャ１２とストアユニット１７の間にディレイ発生部１４を設ける。ディレイ発生部１３は、命令ディスパッチャ１２からＡＬＵ１５に向けて送出された小命令の、ＡＬＵ１５への供給タイミングを調整する。ディレイ発生部１４は、命令ディスパッチャ１２からストアユニット１７に向けて送出された小命令の、ストアユニット１７への供給タイミングを調整する。 （もっと読む）

【課題】複数種のSIMD構成に対応し、かつ、プログラムの開発期間を短縮可能なデータ処理装置を得る。
【解決手段】プログラム制御部４Ａはデコード段階において、低並列実行モード時に、デコード結果が並列度が“４”の高並列命令の場合は、プログラムカウンタＰＣをインクリメントすることなく、高並列命令の直後のサイクルでＮＯＰ命令を指示する命令コードＯＰを出力する。演算器選択信号出力部２３は低並列実行モード時に、高並列命令を指示する場合は、当該高並列命令を、並列度が“２”で処理可能な第１及び第２の部分並列命令を分割し、次のサイクルから２サイクルかけて第１及び第２の部分並列命令を指示する演算命令選択信号ＯＰＳを並列演算器３に出力する。 （もっと読む）

【課題】単純なハードウェアを用い、ベクトル型計算機においてマスク演算動作とレジスタリネーミングを同時に実現する。
【解決手段】相互にセットをなすとともに論理ベクトルレジスタに対応する複数のリネーミングレジスタを設ける。各リネーミングレジスタは、それぞれ１ビットのデータを保持するセルＣ０，Ｃ１と、セルＣ０，Ｃ１ごとに設けられたセレクタＳ０，Ｓ１とを有する。セレクタＳ０，Ｓ１は、ライトデータＷＤかセット内の相手側のセルＣ１，Ｃ２が保持する値かをマスク信号ＭＡＳＫに応じて対応するセルＣ０，Ｃ１に供給する。この構成により、マスクが設定されている場合にはセル間でセルの値がコピーされ、マスクが設定されていないときにはライトデータＷＤがいずれかのセルに書き込まれるようにする。 （もっと読む）

【課題】性能の大幅な劣化を招くことなく、動的命令スケジューリング機構の構成をより簡易な構成とし、以て、消費電力をより低減させることが可能なプロセッサを提案する。
【解決手段】依存情報を用いた命令グループ化による手法を採用する。 マスターキュー（１２０）とスレーブキュー（１２２）を備えたプロセッサにおいて、マスターキュー内の命令が選択され、発行のためにアクセスされる際、スレーブキューに命令が格納されていることを示すフラグ（１２４）が立っていた場合、ラッチ（１２６）を介して次のサイクルでスレーブキュー内の命令が発行される。ウェイクアップ時に連想マッチを行うためのＣＡＭはマスターキュー側にのみ備えられている。 （もっと読む）

【課題】複数のプロセッサエレメント（ＰＥ）における実質的な稼働率を向上させるマルチスレッド計算機システムを提供する。
【解決手段】本発明のマルチスレッド計算機システムは、複数のＰＥ１０１〜１０３と、各ＰＥのスレッドを切り換える並列プロセッサ制御部２００とを備え、並列プロセッサ制御部２００は、ＰＥ毎に実行すべきスレッドの実行順序を保持する複数の実行順序レジスタと、各ＰＥにより実行中のスレッドの実行時間をカウントトし、カウントされた時間がスレッドの割り当て時間に達したときタイムアウト信号を発生する複数のカウンタ２３０と、前記実行順序レジスタに保持された実行順序および前記タイムアウト信号に基づいて、各プロセッサエレメントで実行すべきスレッドを切り換えるスレッド実行スケジューラ部２１０とを備える。 （もっと読む）

【課題】平行させて処理を高速化させることができる多機能マイクロコントローラーシステム、それに用いられるコマンド、及びコマンド実行方法を提供する。
【解決手段】簡単で明確なエンコーダー方法によりコマンド内にある多機能マイクロコントローラーのコアロジック選択オペランドを書き出し、且つ、前記多機能マイクロコントローラーシステム内の任意或いは特定のマイクロコントローラーのコアロジックをメイン演算コントローラーユニットとし、前記コマンドに対し読み出し、デコードの動作を行い、さらに、前記多機能マイクロコントローラーのコアロジック選択オペランドに基づいて指定されているマイクロコントローラーのコアロジック及びそのサブオペランドの情報を探し出すことにより、オペレーションコードの演算動作を実行する。 （もっと読む）

処理方法および装置を含む汎用アレイ処理技術。プロセッサは、乗算器、マルチプレクサおよびＡＬＵなどの再使用可能な計算コンポーネントによって設計されている並列処理経路を含むことがある。該経路を介するデータの流れおよび実行される演算はオペコードに基づいてコントロール可能である。プロセッサは共有され、スケーラブルであり、かつ行列演算を実行するように構成されてもよい。とりわけ、このような演算は、ＭＩＭＯ−ＯＦＤＭ通信システムの物理セクションに有用である。
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ある側面では、本発明は、合成可能タスクのシミュレーションを加速する多くの並列プロセッサ要素を有するＶＬＩＷシミュレーションプロセッサを使用するだけでなく、また、合成不可能タスクおよび／または分岐もサポートする論理シミュレーションシステムを提供することによって、従来技術の制限を克服する。あるアプローチでは、ＶＬＩＷシミュレーションプロセッサは、オンチップ命令キャッシュを有さないアーキテクチャに基づく。代わりに、ＶＬＩＷ命令ワードは、プログラムメモリから直接ストリームし、個々のプロセッサ要素は、命令ワードに基づいて、連続的にプログラムされる。これは、また、割り込みジャンプの効率的実装を可能にし、コード領域は、常に最初からの侵入を必要とせず、領域の中間に侵入可能である。別の側面では、合成不可能タスクは、例外ハンドラによって効率的に処理可能である。
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【課題】複数の命令を１のサイクルにおいて実行するプロセッサにおいて、並列処理を行う場合に、実行サイクル数を削減することができるプロセッサ及びコンパイル装置を提供する。
【解決手段】レジスタＲ０〜Ｒ３１は、それぞれ上位３２ビットの領域と下位３２ビットの領域に分かれている。レジスタ書込制御部４３１は、１のサイクルで発行された各命令における書き込むレジスタと書き込み位置（上位又は下位のいずれか）を示す情報をセレクタ４３２１、４３２２へ出力する。セレクタ４３２１、４３２２は、それぞれ、第１演算部４４、第２演算部４５又は第３演算部４６から出力される各データのうちいずれか１のデータを選択し、選択したデータをいずれか１のレジスタの上位及び下位へそれぞれ書き込む。 （もっと読む）

コンピュータアレイ（１０）が、複数のコンピュータ（１２）を有する。コンピュータ（１２）は、互いと非同期に通信し、コンピュータ（１２）自体は、内部的に全般的に非同期の形で動作する。あるコンピュータ（１２）は、別のコンピュータとの通信を試みるときに、他方のコンピュータ（１２）がそのトランザクションを完了する準備ができるまで眠り、これによって、電力を節約し、熱発生量を減らす。コンピュータのそれぞれ内のスロットシーケンサ（４２）が、タイミングパルスを作って、コンピュータ（１２）に次の命令を実行させる。しかし、現在の命令が、読取タイプ命令または書込タイプ命令であるときに、スロットシーケンサは、肯定応答信号（８６）がそのスロットシーケンサを始動するまで、パルスを作らない。肯定応答信号（８６）は、通信が他方のコンピュータによって完了されたことが認められるときに作られる。
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コンピュータアレイ（１０）は、複数のコンピュータ（１２）を有する。コンピュータ（１２）は、隣接するコンピュータと直接通信し、アレイ内の他のコンピュータと間接的に通信する。コンピュータは、データおよび／または命令を含むデータ語を渡す。４つもの命令を、１８ビットのデータ語１つに含むことができる。４つの命令は一度に伝達されるため、４つもの命令で構成されるマイクロループ全体を通信することができる。本発明のコンピュータは、その入力レジスタから直接命令を実行できる。
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【課題】Ｄキャッシュ・ミス予測およびスケジューリングのための方法および装置を提供すること。
【解決手段】一実施形態では、プロセッサでの命令の実行がスケジューリングされる。プロセッサは、共通発行グループ内の命令を互いに対して遅延式に実行する２つ以上の実行パイプラインを有する少なくとも１つのカスケード式遅延実行パイプライン・ユニットを有することができる。この方法は、命令の発行グループを受け取ること、発行グループ内の第１命令が第１命令の以前の実行中にキャッシュ・ミスとなったかどうかを判定すること、および、そうである場合、カスケード式遅延実行パイプライン・ユニット内の別のパイプラインに対して実行が遅延されるパイプラインで実行するように第１命令をスケジューリングすることを含む。 （もっと読む）

【課題】 所期の回路の高速なマッピングを実現することが可能なリコンフィギュラブル回路を備えた処理装置を提供する。
【解決手段】 サイクル毎に、異なる回路の分割回路をリコンフィギュラブル回路１２の各段に順番に処理の流れに従ってそれぞれ割りつける。本方式の如く、リコンフィギュラブル回路１２の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴う高速な所期の回路の構成すなわち高速な論理動作を実現することができる。 （もっと読む）

【課題】暗号化の最中に他のデータの暗号化を行うために、暗号鍵Ｋを用いた暗号化モジュール５１からセレクタ５４にフィードバックするフィードバックライン６５に対して並列に設けられたメモリ５５を配置する。
【解決手段】平文ブロックデータＭ_i を処理中に他のデータの平文ブロックデータＮ_i を処理する割り込みＩＴが発生した場合には、割り込みＩＴが発生したときの暗号文ブロックデータＣ_iをレジスタ５６に記憶させ、平文ブロックデータＮ_i の処理が終了した時点でメモリ５５に記憶した暗号文ブロックデータＣ_iをセレクタ５４に選択させることにより平文ブロックデータＭ_i+1 の処理を開始する。 （もっと読む）

【課題】 拡張命令によって複数のプロセッサを並列動作させることができる並列プロセッサの命令メモリの利用効率の向上を図る。
【解決手段】 分岐命令で動作モードと命令長を指定するようにして、この動作モード情報と命令長情報に基づき命令フェッチ・命令データ供給ユニット５００を制御することで、コアプロセッサ２００の動作時において、動作させないコプロセッサ＃１（３００）および又は＃２（４００）に無操作（ＮＯＰ）命令を命令メモリ１００に埋め込むことを不要とするとともに、プロセッサ１の並列動作モード時にも、並列動作させないコプロセッサ＃１（３００）および又は＃２（４００）に対するＮＯＰ命令の命令メモリ１００への埋め込みを不要とし、更に拡張命令で処理に必要な範囲のコプロセッサ＃１（３００）および又は＃２（４００）の並列動作を指定可能な命令長の命令を選択出来るようにすることで命令メモリ１００の利用効率を向上させる。 （もっと読む）

【課題】そのハードウェアリソースを効率的に用いてより高いデータ処理スループットを達成するＳＭＩＤプロセッサを提供すること。
【解決手段】ＳＩＭＤプロセッサの有効幅は、データ処理側の速度の何分の１かの速度でＳＩＭＤ処理装置の命令処理側をクロッキングし、各々が複数のデータ経路を有する複数の実行パイプラインを提供することにより、拡張される。そのため、より高いデータ処理スループットが達成されると同時に、命令はフェッチされ、クロックごとに一度発行される。この構成はまた、１つの大きなスレッドグループがＳＩＭＤプロセッサを介してクラスタされ、一緒に実行されることも可能にし、その結果、グラフィックス処理に関して実行されるテクスチャメモリアクセスのようなあるタイプの動作に関してより大きなメモリ効率が達成されることが可能である。 （もっと読む）

【課題】高可用性モードを有するハードウェア設定可能ＣＰＵを提供する。
【解決手段】マイクロプロセッサ１６はモードレジスタ３８を含み、モードレジスタ３８は、それに値を設定することにより、マイクロプロセッサ１６内のフォールトトレランス機能を選択的にオン及びオフにするために使用される。モードレジスタ３８によって、マイクロプロセッサ１６は、プログラムがフォールトトレランスを必要とする場合はフォールトトレラントモードで動作し、プログラムがフォールトトレランスを必要としない場合はパフォーマンスモードで動作することができる。その結果、マイクロプロセッサ１６は、コンピュータシステムを不必要に低速化することなくコンピュータシステムのフォールトトレランスを向上させることができる。 （もっと読む）

離散コサイン変換オペレーションを実行する単一ステージの計算方法が、提供される。離散コサイン変換オペレーションは、デジタル信号プロセッサを使用して複数の超長命令語（ＶＬＩＷ）を実行することにより、実行される。複数の超長命令語は、第１の数の乗算と第２の数の加算とを含んでおり、ここで乗算の第１の数は、加算の第２の数よりも大きい。
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