ＶＬＩＷアーキテクチャを有する他のＤＳＰのための高速ＤＣＴアルゴリズム
離散コサイン変換オペレーションを実行する単一ステージの計算方法が、提供される。離散コサイン変換オペレーションは、デジタル信号プロセッサを使用して複数の超長命令語（ＶＬＩＷ）を実行することにより、実行される。複数の超長命令語は、第１の数の乗算と第２の数の加算とを含んでおり、ここで乗算の第１の数は、加算の第２の数よりも大きい。
【発明の詳細な説明】
【背景】
【０００１】
本願は、全体の内容が参照によりここに組み込まれる、２００５年１０月５日に出願された米国仮出願第６０／７２４，１３１号の利益を主張するものである。
【０００２】
［Ｉ．分野］
本開示は、一般にデジタル信号プロセッサを使用した離散コサイン変換(discrete cosine transforms)に関する。より詳細には、本開示は、ＶＬＩＷベースのデジタル信号プロセッサのための単一ステージ離散コサイン変換のシステムおよび方法に関する。
【０００３】
［ＩＩ．関連技術の説明］
従来、デジタル信号プロセッサ(digital signal processor)（ＤＳＰ）は、多くの場合に超長命令語(very long instruction word)（ＶＬＩＷ）アーキテクチャを利用する。ＶＬＩＷベースのＤＳＰは、単一クロックサイクル内に複数のオペレーション(multiple operations)を実行することができる。例えば、ＶＬＩＷベースのＤＳＰは、乗加算(multiply-accumulate)（ＭＡＣ）オペレーションと、論理演算ユニット(Arithmetic Logic Unit)（ＡＬＵ）オペレーションと、メモリロード／ストアオペレーションとを単一サイクルで実行することができる。そのようなＤＳＰのコンピューティング能力は、ＤＳＰベースのマルチメディアシステムをインプリメントすることを可能にし、このＤＳＰベースのマルチメディアシステムは、大きな柔軟性とコスト有効性を提供する。
【０００４】
離散コサイン変換(discrete cosine transform)（ＤＣＴ）は、さらなる処理のために時間ドメインから周波数ドメインへと信号を変換するために信号上で実行されることができる数学的オペレーションである。ＤＣＴは、ジョイントフォトグラフィックエキスパートグループ(Joint Photographic Experts Group)（ＪＰＥＧ）損失性圧縮と、ムービングピクチャエキスパートグループ(Moving Picture Experts Group)（ＭＰＥＧ）規格１、２、および４などを含めて、静止画像圧縮規格とビデオ圧縮規格の両方におけるコア技術になってきている。
【０００５】
技術の進歩は、より小型でよりパワフルなパーソナルコンピューティングデバイスをもたらしてきており、このパーソナルコンピューティングデバイスの多くは、画像機能および／またはビデオ機能を提供する。例えば、現在では、小型、軽量で、ユーザによって簡単に持ち運びされる、ポータブルワイヤレス電話、携帯型個人情報端末(personal digital assistant)（ＰＤＡ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含めて、様々なポータブルパーソナルコンピューティングデバイスが存在している。そのようなポータブルパーソナルコンピューティングデバイスの多くは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、オーディオファイルプレーヤ、またはそれらの任意の組合せを含んでいる。さらに、ポータブルパーソナルコンピューティングデバイスは、インターネットにアクセスするために使用されることができるウェブインターフェースを含むことができる。その結果、ポータブルパーソナルコンピューティングデバイスの多くは、ＤＳＰを含んでいる。
【０００６】
システム性能を改善するために、そして他のプロセスにおいて使用するためにＤＳＰサイクルを節約するために、様々な高速アルゴリズムが、ＤＣＴの対称の特性を活用することにより、ＤＣＴをより効率的に計算するために提案されてきている。従来、そのような高速アルゴリズムは、コアプロセッサにおいては乗算が加算よりも長い時間がかかるという仮定の下に、乗算の数を減少させることに焦点を当ててきている。しかしながら、その仮定は、単一サイクル乗算命令(single cycle multiplication instructions)を有する現代のＤＳＰアーキテクチャでは、もはや当てはまらない。さらに、既存のＤＣＴアルゴリズムは多くの場合に、ステージの間のデータ依存性(data dependency)に起因して、ＤＳＰ機能の活用を禁止する複数のステージを含んでいる。
【０００７】
したがって、ＶＬＩＷベースのＤＳＰのための改善されたＤＣＴアルゴリズムを提供することが有利になるであろう。
【発明の開示】
【０００８】
［概要］
特定の一実施形態においては、離散コサイン変換オペレーション(discrete cosine transform operation)を実行する単一ステージの計算方法(single stage computation)が、提供される。離散コサイン変換オペレーションは、デジタル信号プロセッサを使用して複数の超長命令語(very large instruction words)（ＶＬＩＷ）を実行することによって、実行される。複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、ここで乗算の第１の数は、加算の第２の数よりも大きい。
【０００９】
特定の一実施形態においては、離散コサイン変換オペレーションは、８ポイントのデータセットに対して実行される。別の特定の実施形態においては、離散コサイン変換オペレーションは、８×８ポイントの行列データセット(matrix data set)に対して実行される。別の特定の実施形態においては、複数のＶＬＩＷ命令は、離散コサイン変換が、単一ステージの実行の中で実行されることができるように、データ依存性がない(without data dependencies)。さらに別の実施形態においては、離散コサイン変換オペレーションは、中間行列(intermediate matrix)を生成するために、入力行列のデータセットの各列に対して１次元の８ポイントのＤＣＴ変換オペレーションを適用することと、変換された行列のデータセットを生成するために、中間行列の各行に対して１次元の８ポイントのＤＣＴ変換を適用することと、を含む。別の特定の実施形態においては、第１の数の乗算は、３０個の乗算オペレーションを含み、第２の数の加算は、１２個までの加算を含んでいる。
【００１０】
別の特定の実施形態においては、離散コサイン変換オペレーションを実行する方法が、提供される。入力データセットが、受け取られる。入力データセットは、変換されたデータセットを生成するために入力データセットに対して単一ステージの離散コサイン変換オペレーションを実行するように複数の超長命令語を実行することにより、処理される。別の特定の実施形態においては、入力データセットを処理することは、入力データセットに関連した複数のスカラ(scalar)を計算することと、複数の積を生成するために複数のスカラをカーネル行列(kernel matrix)と乗算することと、変換されたデータセットを生成するために複数の積を加算することと、を含んでいる。
【００１１】
さらに別の特定の実施形態においては、複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、ここで第１の数は、第２の数よりも大きい。別の特定の実施形態においては、入力データセットは、８ポイントのデータセットである。別の特定の実施形態においては、入力データセットは、８×８の行列データセットである。
【００１２】
さらに別の実施形態においては、通信デバイスは、メモリと、デジタル信号プロセッサとを含んでいる。メモリは、単一ステージの離散コサイン変換オペレーションを実行するために１組の超長命令語を記憶するように適合される。デジタル信号プロセッサは、入力データセットから変換されたデータセットを生成するために１組の超長命令語を実行するように適合される。
【００１３】
特定の一実施形態においては、デジタル信号プロセッサは、２つの乗加算オペレーションと、論理演算ユニットオペレーションと、メモリロード／ストアオペレーションとを単一クロックサイクルで実行するように適合される。別の特定の実施形態においては、デジタル信号プロセッサは、ジョイントフォトグラフエキスパートグループ（ＪＰＥＧ）フォーマットに応じて圧縮される画像を処理するように適合される。別の特定の実施形態においては、デジタル信号プロセッサは、ムービングピクチャエキスパートグループ（ＭＰＥＧ）フォーマットに応じて圧縮されるビデオを処理するように適合される。別の特定の実施形態においては、デジタル信号プロセッサは、３００クロックサイクルより短いうちに(less than 300 clock cycle)８×８の変換を実行する。
【００１４】
特定の一実施形態においては、通信デバイスは、モバイル電話である。別の特定の実施形態においては、通信デバイスは、ボイスオーバーインターネットプロトコル(voice over Internet protocol)（ＶｏＩＰ）電話を備える。
【００１５】
特定の一実施形態においては、デジタル信号プロセッサは、超長命令語の命令セットとプロセッサとを含んでいる。超長命令語（ＶＬＩＷ）の命令セットは、加算オペレーションよりも多数の乗算オペレーションを有する離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合される。プロセッサは、変換データセットを生成するために入力データセット上でＤＣＴオペレーションを実行する命令セットを実行するように適合される。
【００１６】
別の特定の実施形態においては、プロセッサは、命令セットを単一ステージで実行する。別の特定の実施形態においては、ＤＣＴオペレーションは、第１の数の乗算オペレーションと第２の数の加算オペレーションとを含み、ここで乗算オペレーションの第１の数は、加算オペレーションの第２の数の２倍の大きさである。さらに別の実施形態においては、入力データセットは、８×８の行列データセットを備える。
【００１７】
特定の一実施形態においては、通信システムは、離散コサイン変換（ＤＣＴ）オペレーションを定義する複数の超長命令語（ＶＬＩＷ）を備える、１組の命令を記憶するための手段と、入力データセットを受け取るための手段と、入力データセットに対して複数の超長命令語（ＶＬＩＷ）を実行することにより離散コサイン変換オペレーションを実行するための手段とを含んでおり、ここで複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、ここで第１の数は、第２の数よりも大きい。
【００１８】
別の特定の実施形態においては、離散コサイン変換オペレーションを実行する単一ステージ計算方法が、提供される。複数の超長命令語（ＶＬＩＷ）は、離散コサイン変換（ＤＣＴ）オペレーションを実行するために複数の基本命令へと分解される(broken into)。複数の基本命令のうちの少なくとも２つが、入力データセット上の離散コサイン変換（ＤＣＴ）オペレーションを単一ステージにおいて同時に実行するために実行される。入力データセット上のＤＣＴオペレーションの性能に関連した変換データセットが、生成される。
【００１９】
さらに、特定の一実施形態においては、複数の超長命令語は、第１の数の乗算と第２の数の加算とを含んでおり、ここで乗算の第１の数は、加算の第２の数の少なくとも２倍の大きさである。
【００２０】
ここにおいて開示される１つまたは複数の実施形態の利点は、離散コサイン変換（ＤＣＴ）オペレーションを単一ステージで実行することを含むことができる。
【００２１】
ここにおいて開示される１つまたは複数の実施形態の別の利点は、従来の４ステージのＤＣＴオペレーションのクロックサイクルの半分未満でプロセッサにおける離散コサイン変換（ＤＣＴ）オペレーションを実行することを含むことができる。
【００２２】
ここにおいて開示される１つまたは複数の実施形態のさらに別の利点は、変換オペレーションのステージの間のデータ依存性なしに離散コサイン変換（ＤＣＴ）オペレーションを実行することを含むことができる。
【００２３】
本開示の他の態様、利点、および特徴は、次のセクション、すなわち、詳細な説明および図面の簡単な説明、および、特許請求の範囲を含めて、全体の出願の再検討の後に明らかになるであろう。
【００２４】
［詳細な説明］
ここにおいて説明される実施形態の態様およびそれに付随する利点は、添付図面と併せて次の詳細な説明を参照することにより、より簡単に明らかになるであろう。
【００２５】
図１は、単一ステージ離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合される超長命令語（ＶＬＩＷ）デジタル信号プロセッサ（ＤＳＰ）１００を示すブロック図である。ＶＬＩＷ ＤＳＰ１００は、命令キャッシュ１０２と、命令レジスタ１０４と、実行ユニット１０６、１０８、１１０、１１２と、データキャッシュ１１４と、レジスタファイル１１６とを含む。命令キャッシュ１０２は、キャッシュ１０２から命令レジスタ１０４へと命令をロードするように命令レジスタ１０４に接続される。命令レジスタ１０４は、バス１２０を経由して実行ユニット１０６、１０８、１１０、および１１２へと接続される。実行ユニット１０６、１０８、１１０、および１１２は、バス１２２を経由してデータキャッシュ１１４へと、そしてレジスタファイル１１６へと接続される。
【００２６】
ＶＬＩＷ ＤＳＰ１００は、単一ステージＤＣＴオペレーションについての１組のプログラム命令１２６を含むメモリ１２４も含んでいる。メモリ１２４は、プロセッサ１００の一部分として示されるが、メモリ１２４は、ＶＬＩＷ ＤＳＰ１００とは別のシステムメモリとしてインプリメントされ、システムバスを経由してＶＬＩＷ ＤＳＰ１００に結合されることができることが、理解されるべきである。
【００２７】
ＶＬＩＷ ＤＳＰ１００は、超長命令語を受け取るように適合され、超長命令語は、複数の命令を含むワードである。ＶＬＩＷ ＤＳＰ１００は、実行ユニット１０６、１０８、１１０、および１１２によって並列に実行されることができる基本オペレーションへと受け取られたＶＬＩＷを分解するプリプロセッサ(preprocessor)（図示されず）を含むことができる。
【００２８】
一般に、命令セット１２６は、デジタル信号処理についての高速ＤＣＴアルゴリズムをインプリメントする。乗算の数を減少させる代わりに、高速ＤＣＴアルゴリズムは、ＶＬＩＷ ＤＳＰ１００のアーキテクチャにＤＣＴアルゴリズムを適合することにより、クロックサイクルの数を減少させるようにＶＬＩＷ ＤＳＰ１００の機能を利用する。ＤＣＴアルゴリズムの従来のインプリメンテーションは、ステージ間のデータ依存性を用いて与えられた入力ベクトルからＤＣＴベクトルを計算するために複数のステージを利用するが、命令セット１２６は、ＤＣＴベクトルが単一ステージで計算されることを可能にする高速ＤＣＴアルゴリズムを実現する。この単一ステージＤＣＴオペレーションは、従来のシステムの複数のステージの間のデータ依存性をなくする。さらに、単一ステージＤＣＴオペレーションは、ＤＣＴオペレーションを実行するために、ＶＬＩＷ ＤＳＰ１００によって必要とされるクロックサイクルの数を減少させる。
【００２９】
一般に、多数の画像圧縮システムおよびビデオ圧縮システムにおいては、画像は、８×８のデータブロックへと分割される。各８×８のデータブロックは、２次元の８×８のＤＣＴ変換オペレーションを使用して処理される。２次元の８×８のＤＣＴ変換オペレーションは、２つの１次元の８ポイントのＤＣＴ変換オペレーションへと分離されることができる。
【００３０】
一般に、１次元のＤＣＴ変換オペレーションは、ベクトル乗算プロセスを使用して実行されることができる。入力ベクトル（ｘ）は、ＤＣＴ変換ベクトル（ｓ）を生成するためにＤＣＴ変換カーネル行列(DCT transform kernel matrix)（Ｃ）によって乗算される。８ポイントのベクトル、ｘ＝［ｘ０ ｘ１ ｘ２ ｘ３ ｘ４ ｘ５ ｘ６ ｘ７］Ｔを仮定すると、ＤＣＴ変換ベクトルｓ＝［ｓ０ ｓ１ ｓ２ ｓ３ ｓ４ ｓ５ ｓ６ ｓ７］Ｔは、式（ｓ＝Ｃｘ）を使用して計算されることができ、ここでカーネル行列（Ｃ）は、次式のように定義される。
【数１】
【００３１】
変数ｉは、カーネル行列（Ｃ）の行インデックス｛ｉ＝０、１、...、７｝を表し、変数ｊは、カーネル行列（Ｃ）の列インデックス｛ｊ＝０、１、...、７｝を表す。ｉとｊの値についてカーネル行列（Ｃ）を評価することにより、式１は、いくつかの観察可能な対称性をもたらす。
【００３２】
１．行列のサブセットＣｉ，ｊ｛ｉ＝０およびｊ＝０、１、...、７｝の場合には、
【数２】
【００３３】
であり、
２．行列のサブセットＣｉ，ｊ｛ｉ＝２、６およびｊ＝０、１、...、７｝の場合には、Ｃｉ，ｊ＝Ｃｉ，（７−ｊ）であり、ｊ＝０、１、２、または３のときには、Ｃｉ，ｊ＝−Ｃｉ，（３−ｊ）であり、
３．行列のサブセットＣｉ，ｊ｛ｉ＝４およびｊ＝０、１、...、７｝の場合には、Ｃｉ，ｊ＝Ｃｉ，（７−ｊ）であり、ｊ＝０、１、２、または３のときには、Ｃｉ，ｊ＝Ｃｉ，（３−ｊ）であり、
４．行列のサブセットＣｉ，ｊ｛ｉ＝１、３．、５、７およびｊ＝０、１、...、７｝の場合には、Ｃｉ，ｊ＝−Ｃｉ，（７−ｊ）である。
【００３４】
観察される対称性は、ＤＣＴオペレーションの簡略化のためのパス(path)を提供する。例えば、１次元の８ポイントのカーネル行列（Ｃ）は、観察される対称性を使用するために簡略化されることができる。特に、ある種の計算が、計算の全体的な数を減少させるために行列内で再使用されることができる。
【００３５】
カーネル行列（Ｃ）は、次式のように書き換えられることができる。
【数３】
【００３６】
カーネル行列（Ｃ）と以上の観察を使用して、ＤＣＴアルゴリズムは、一連の行列オペレーションとして設計されることができる。ｘ＝［ｘ０ ｘ１ ｘ２ ｘ３ ｘ４ ｘ５ ｘ６ ｘ７］Ｔを仮定すると、ＤＣＴ変換ベクトルｓ＝［ｓ０ ｓ１ ｓ２ ｓ３ ｓ４ ｓ５ ｓ６ ｓ７］Ｔは、以下のようにカーネル行列（Ｃ）とベクトルｘを乗算することにより計算されることができる。
【００３７】
ｓ０＝ｃ００×ｘ０＋ｃ００×ｘ１， ｔ０＝ｘ０−ｘ７ （式３）
ｓ０＋＝ｃ００×ｘ２＋ｃ００×ｘ３， ｔ１＝ｘ１−ｘ６ （式４）
ｓ０＋＝ｃ００×ｘ４＋ｃ００×ｘ５， ｔ２＝ｘ２−ｘ５ （式５）
ｓ０＋＝ｃ００×ｘ６＋ｃ００×ｘ７， ｔ３＝ｘ３−ｘ４ （式６）
例えば、以上の式３は、乗加算オペレーションと論理演算ユニットオペレーションとを含んでおり、超長命令語（ＶＬＩＷ）プロセッサは、これらのオペレーションを単一クロックサイクル内で処理することができる。この１組の計算を用いて、結果として生ずる変換ベクトル（ｓ）の第１の要素（ｓ０）は、計算される。さらに、第１の組のスカラ（ｔ０、ｔ１、ｔ２、およびｔ３）は、以下のように結果として生じる変換ベクトル（ｓ）の奇数要素（ｓ１、ｓ３、ｓ５、ｓ７）を計算する際に使用するために計算されている。
【００３８】
ｓ１＝ｃ１０×ｔ０＋ｃ１１×ｔ１， ｔ４＝ｘ０＋ｘ７ （式７）
ｓ１＋＝ｃ１２×ｔ２＋ｃ１３×ｔ３， ｔ５＝ｘ１＋ｘ６ （式８）
ｓ３＝ｃ３０×ｔ０＋ｃ３１×ｔ１， ｔ６＝ｘ２＋ｘ５ （式９）
ｓ３＋＝ｃ３２×ｔ２＋ｃ３３×ｔ３， ｔ７＝ｘ３＋ｘ４ （式１０）
ｓ５＝ｃ５０×ｔ０＋ｃ５１×ｔ１， ｔ８＝ｔ４−ｔ７ （式１１）
ｓ５＋＝ｃ５２×ｔ２＋ｃ５３×ｔ３， ｔ９＝ｔ５−ｔ６ （式１２）
ｓ７＝ｃ７０×ｔ０＋ｃ７１×ｔ１， ｔ１０＝ｔ４＋ｔ７ （式１３）
ｓ７＋＝ｃ７２×ｔ２＋ｃ７３×ｔ３， ｔ１１＝ｔ５＋ｔ６ （式１４）
この組の計算を用いて、結果として生ずる変換ベクトル（ｓ）の奇数要素（ｓ１、ｓ３、ｓ５、およびｓ７）は、別の組のスカラ（ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、およびｔ１１）と一緒に計算される。スカラ（ｔ４、ｔ５、ｔ６、およびｔ７）は、入力ベクトル（ｘ）の要素に基づいているが、スカラ（ｔ８、ｔ９、ｔ１０、およびｔ１１）は、他のスカラ（ｔ４からｔ７）に基づいている。この後者の組のスカラ（ｔ８からｔ１１）は、以下のように結果として生ずる変換ベクトル（ｓ）の残りの偶数要素（ｓ２、ｓ４、およびｓ６）を計算するために利用されることができる。
【００３９】
ｓ２＝ｃ２０×ｔ８＋ｃ２１×ｔ９ （式１５）
ｓ４＝ｃ４０×ｔ１０＋ｃ４１×ｔ１１ （式１６）
ｓ６＝ｃ６０×ｔ８＋ｃ６１×ｔ９ （式１７）
この組の計算を用いて、結果として生ずるＤＣＴベクトル（ｓ）の残りの偶数要素（ｓ２、ｓ４、およびｓ６）は、計算されることができる。
【００４０】
理解されることができるように、以上の組の式は、３０個の乗算オペレーションと１２個までの加算オペレーションを用いてインプリメントされることができる。それ故に、代表的なＶＬＩＷ ＤＳＰは、以上の式を２９７クロックサイクルで実行することができ、このクロックサイクルは、伝統的なＤＣＴオペレーションのために必要とされるクロックサイクルの数の２分の１よりも小さい。さらに、以上の式は、データ依存ではなく、これは、ＶＬＩＷ ＤＳＰアーキテクチャにうまく適合する。
【００４１】
図２は、図１に示されるＶＬＩＷプロセッサなどのＶＬＩＷプロセッサを使用して離散コサイン変換（ＤＣＴ）オペレーションを実行する方法を示すブロック図２００である。一般に、２次元の８×８のＤＣＴ変換オペレーションが、２つの１次元の８×８のＤＣＴ変換オペレーションを実行することにより、インプリメントされることができる。ブロック２０２によって示される入力は、中間行列２０６を生成するために入力行列２０２の各列（矢印２１０によって示されるような）に対して１次元の８ポイントのＤＣＴオペレーションを適用することにより、ブロック２０４において処理される。中間行列２０６は、結果として生ずる２次元の８×８のＤＣＴ行列２０８を生成するために、中間行列２０６の各行（矢印２１２によって示されるような）に対して１次元の８ポイントＤＣＴオペレーションを適用することにより処理される。
【００４２】
図３は、ＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）を使用してＤＣＴオペレーションを実行する方法を示す流れ図である。１次元の８ポイントの離散コサイン変換（ＤＣＴ）が、中間の８×８の行列を生成するために２次元の８×８の行列の各列に対して適用される（ブロック３００）。１次元の８ポイントのＤＣＴが、２次元の８×８のＤＣＴ行列を生成するために中間の８×８の行列の各行に対して適用される（ブロック３０２）。
【００４３】
図４は、ＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）を組み込んだ通信デバイス４００のブロック図である。通信デバイス４００は、ディスプレイ４０４に結合された集積回路４０２を含んでいる。集積回路４０２は、モデム４０６と、高度ＲＩＳＣマシンプロセッサ４０８と、超長命令語（ＶＬＩＷ）デジタル信号プロセッサ（ＤＳＰ）４１０と、１つまたは複数のプロセッサ４１２と、システムメモリ４１４と、ディスプレイプロセッサ４１６とを含む。モデム４０６と、高度ＲＩＳＣマシンプロセッサ４０８と、ＶＬＩＷ ＤＳＰ４１０と、プロセッサ４１２と、システムメモリ４１４と、ディスプレイプロセッサ４１６は、バス４１８を経由して互いに結合される。一般にバス４１８は、簡単のために省略された、キーパッド、ユニバーサルシリアルバスインターフェース、マイクロフォン、スピーカ、および様々な他のコンポーネントを含めて、１つまたは複数の入力インターフェースに結合されることができる。この例においては、メモリ４１４は、図２および３において上記されるＤＣＴオペレーションなど、２次元の８×８のＤＣＴオペレーションを実行するＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）４１０による実行のために単一ステージＤＣＴ命令１２６を記憶する。
【００４４】
高度ＲＩＳＣマシンプロセッサ４０８は、ゲームの実行、および他のプロセッサを使用したグラフィックス復号化の協調などを含めて、様々なプロセスを制御するために使用されることができる。モデム４０６は、どちらかがバスに接続され、あるいはモデム４０６に結合される通信インターフェース（図示されず）を経由して、外部デバイスと通信するための変調器／復調器である。通信デバイス４００は、特定のインプリメンテーションに応じて有線または無線とすることができる。
【００４５】
一般に、ビデオまたは画像は、ＶＬＩＷデジタル信号プロセッサ４１０に供給され、このＶＬＩＷデジタル信号プロセッサは、システムメモリ４１４から提供されるプロセッサ読取り可能単一ステージＤＣＴ命令を使用してビデオまたは画像を処理する。結果として生ずる復号化されたビデオまたは画像は、次いでＶＬＩＷデジタル信号プロセッサ４１０によってバス４１８を経由してディスプレイプロセッサ４１６へと供給され、このバスは、復号化されたビデオまたは画像をディスプレイ４０４へと供給し、このディスプレイは、例えば液晶ディスプレイ(liquid crystal display)（ＬＣＤ）とすることができる。一実施形態においては、ＶＬＩＷ ＤＳＰ４１０は、カリフォルニア州、サンディエゴ市のクアルコム社(Qualcomm, Incorporated)によって製造されるチップなどのＱＤＳＰ−４プラットフォームチップ(QDSP-4 platform chip)である。
【００４６】
単一ステージＤＣＴ命令１２６は、以上の式１〜１７に記述されるアルゴリズムを実行するように実行されることができる。本アルゴリズムは、ＶＬＩＷアーキテクチャを有する他のＤＳＰと共に簡単に使用されることができる。さらに、本アルゴリズムは、選択されたＤＳＰの中のリソースに応じて簡単にスケーリングされることができる。例えば、特定のＤＳＰが、クロックサイクル当たりに４つの乗加算オペレーション（ＭＡＣ）と２つの論理演算ユニットオペレーション（ＡＬＵ）とを実行することができる場合、単一ステージＤＣＴ命令１２６は、ＭＡＣオペレーションとＡＬＵオペレーションとをマージすることにより、このＤＳＰアーキテクチャを使用するように適合されることができる。以上の式は、８ポイントのＤＣＴオペレーションを記述するが、そのアルゴリズムとそれに関連する式は、１６ポイントのＤＣＴ変換を含めて、他のＤＣＴ変換オペレーションへとスケーリングされることができる。さらに、それらの式は、逆ＤＣＴ(inverse DCT)（ＩＤＣＴ）オペレーションと共に使用するために拡張されることができる。一般に、プロセッサは、デジタル信号プロセッサを使用して複数の超長命令語（ＶＬＩＷ）を実行することにより離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合されることができる。複数のＶＬＩＷは、第１の数の乗算と第２の数の加算とを含むことができ、ここで、第１の数は、第２の数よりも大きい。
【００４７】
図５は、ＶＬＩＷ ＤＳＰを使用して１次元の８×８のＤＣＴオペレーションを実行する方法を示す流れ図である。８ポイントのベクトル（ｘ）が、受け取られ、ここで、ｘ＝［ｘ０ ｘ１ ｘ２ ｘ３ ｘ４ ｘ５ ｘ６ ｘ７］Ｔである（ブロック５００）。ベクトル（ｘ）は、８個の積を形成するために、ＤＣＴの８×８のカーネル行列（Ｃ）の第１の偶数行（ｃ０ｊ）によって乗算される（ブロック５０２）。次いで８個の積は、８ポイントのＤＣＴベクトル（ｓ）の第１の要素（ｓ０）を生成するために一緒に加算される（ブロック５０４）。第１の組のスカラ（ｔ）は、ベクトル（ｘ）の選択された要素から計算される（以上の式３〜６に示されるように）（ブロック５０６）。ブロック５０２、５０４および５０６の乗加算オペレーションおよび加算オペレーションは、同時に行われることができることが理解されるべきである。代わりに、ブロック５０６は、ブロック５０２および５０４の前に行われてもよい。
【００４８】
ＤＣＴの８×８の行列（Ｃ）の奇数行は、行列（Ｃ）の各奇数行に関連した１組の積を生成するために第１の組のスカラ（ｔ）のうちの選択されるスカラと乗算される（ブロック５０８）。各行についての１組の積は、８ポイントのＤＣＴベクトル（ｓ）の奇数要素（ｓ１、ｓ３、ｓ５、およびｓ７）を生成するために一緒に加算される（ブロック５１０）。第２の組のスカラ（ｔ２）は、第１の組のスカラ（ｔ）のうちの選択された要素から計算される（以上の式７〜１４に示されるように）（ブロック５１２）。ブロック５０８、５１０および５１２の乗加算オペレーションおよび加算オペレーションは、同時に、または異なる順序で行われることができることが理解されるべきである。
【００４９】
ＤＣＴの８×８のカーネル行列（Ｃ）の残りの偶数行（ｃ２、ｃ４、およびｃ６）は、残りの偶数行（ｃ２、ｃ４、およびｃ６）のうちのおのおのに関連した１組の積を生成するために第２の組のスカラ（ｔ２）のうちの選択されるスカラと乗算される（ブロック５１４）。１組の積は、８ポイントのＤＣＴベクトル（ｓ）のうちの偶数要素（ｓ２、ｓ４、およびｓ６）を生成するために残りの偶数行（ｃ２、ｃ４、およびｃ６）のおのおのについて一緒に加算される（ブロック５１６）。
【００５０】
一般に、上記の離散コサイン変換（ＤＣＴ）オペレーションは、単一ステージＤＳＰにおいて動作するように適合されることができる。乗算オペレーションよりも多数の加算オペレーションを含むようにアルゴリズムを簡略化する代わりに、本アルゴリズムは、３０個の乗算オペレーションとたった１２個の加算とを有する。さらに、８ポイントのＤＣＴオペレーションは、Ｃ．レフラー他、「１１個の乗算を有する実用的な高速１−Ｄ ＤＣＴアルゴリズム」、音声、スピーチおよび信号処理についてのＩＥＥＥトランザクション（１９８９）ＩＣＡＳＳＰ−８９、２巻、９８８〜９９１ページ(C.Loeffler et al., "Practical Fast 1-D DCT algorithm with 11 multiplications," IEEE Transactions on Acoustics, Speech and Signal Processing, (1989) ICASSP-89, Vol. 2, pp.988-991)により、説明されるオペレーションなど、従来のＤＣＴ復号化オペレーションについて必要とされる５９９サイクルからたったの２９７サイクルへと、ＶＬＩＷ ＤＳＰ上の８×８のＤＣＴ変換のために必要とされるクロックサイクルの数を減少させることができる。以上の式４〜１７において説明される単一ステージＤＣＴ命令は、ＤＣＴオペレーションを実行するために必要とされるクロックサイクルの数の観点から５０％より多い改善を提供しており、ＪＰＥＧ符号化／復号化レイテンシと、ＤＣＴベースのビデオ符号化／復号化性能を改善している。
【００５１】
図６は、全体的に６００と指定されるポータブル通信デバイスの例示の非限定的な一実施形態を示している。図６に示されるように、そのポータブル通信デバイスは、デジタル信号プロセッサ６１０を含むオンチップシステム６２２を含んでいる。特定の一実施形態においては、デジタル信号プロセッサ６１０は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図６は、デジタル信号プロセッサ６１０とディスプレイ６２８とに結合されるディスプレイコントローラ６２６も示している。さらに、入力デバイス６３０が、デジタル信号プロセッサ６１０に結合される。図に示されるように、メモリ６３２が、デジタル信号プロセッサ６１０に結合される。さらに、コーダ／デコーダ(coder/decoder)（ＣＯＤＥＣ）６３４が、デジタル信号プロセッサ６１０に結合されることができる。スピーカ６３６とマイクロフォン６３８が、ＣＯＤＥＣ６３０に結合されることができる。
【００５２】
図６はまた、ワイヤレスコントローラ６４０が、デジタル信号プロセッサ６１０とワイヤレスアンテナ６４２に結合されることができることも示している。特定の一実施形態においては、電源６４４が、オンチップシステム６２２に結合される。さらに、特定の一実施形態においては、図６に示されるように、ディスプレイ６２８、入力デバイス６３０、スピーカ６３６、マイクロフォン６３８、ワイヤレスアンテナ６４２、および電源６４４は、オンチップシステム６２２の外部にある。しかしながら、おのおのは、オンチップシステム６２２のコンポーネントに結合される。
【００５３】
特定の一実施形態においては、デジタル信号プロセッサ６１０は、ポータブル通信デバイス６００の様々なコンポーネントによって必要とされる機能およびオペレーションを実行するために必要なプログラムに関連する命令を処理することができる。例えば、ワイヤレス通信セッションがワイヤレスアンテナを経由して確立されるときに、ユーザが、マイクロフォン６３８へと話しかけることができる。ユーザの音声を表す電子信号は、符号化されるようにＣＯＤＥＣ６３４に送信されることができる。デジタル信号プロセッサ６１０は、ＣＯＤＥＣ６３４がマイクロフォンからの電子信号を符号化するようにデータ処理を実行することができる。さらに、ワイヤレスアンテナ６４２を経由して受信される着信信号は、復号化され、スピーカ６３６に送られるようにワイヤレスコントローラ６４０によってＣＯＤＥＣ６３４へと送られることができる。デジタル信号プロセッサ６１０はまた、ワイヤレスアンテナ６４２を経由して受信される信号を復号化するときに、ＣＯＤＥＣ６３４についてのデータ処理を実行することもできる。
【００５４】
さらに、ワイヤレス通信セッションの前に、ワイヤレス通信セッション中に、あるいはワイヤレス通信セッションの後に、デジタル信号プロセッサ６１０は、入力デバイス６３０から受信される入力を処理することができる。例えば、ワイヤレス通信セッション中に、ユーザは、ポータブル通信デバイス６００のメモリ６３２内に埋め込まれたウェブブラウザを経由してインターネットをサーフィンするために、入力デバイス６３０とディスプレイ６２８を使用していることができる。プログラムに関連する命令の多くは、１つまたは複数のクロックサイクル中に同時に実行されることができる。ＤＳＰ６１０は、単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００５５】
図７を参照すると、ワイヤレス電話の例示の非限定的な一実施形態が示され、全体的に７００と指定される。図に示されるように、ワイヤレス電話７００は、一緒に結合されたデジタルベースバンドプロセッサ７１０とアナログベースバンドプロセッサ７２６を含むオンチップシステム７２２を含んでいる。特定の一実施形態においては、デジタルベースバンドプロセッサ７１０は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図７に示されるように、ディスプレイコントローラ７２８とタッチスクリーンコントローラ７３０が、デジタルベースバンドプロセッサ７１０に結合される。次に、オンチップシステム７２２の外部のタッチスクリーンディスプレイ７３２が、ディスプレイコントローラ７２８とタッチスクリーンコントローラ７３０に結合される。
【００５６】
図７はさらに、ビデオエンコーダ７３４、例えば位相反転線(phase alternating line)（ＰＡＬ）エンコーダ、順次式カラーメモリ(sequential couleur a memoire)（ＳＥＣＡＭ）エンコーダ、またはナショナルテレビジョンシステム委員会(national television system(s) committee)（ＮＴＳＣ）エンコーダが、デジタルベースバンドプロセッサ７１０に結合されることを示している。さらに、ビデオ増幅器７３６が、ビデオエンコーダ７３４とタッチスクリーンディスプレイ７３２とに結合される。また、ビデオポート７３８も、ビデオ増幅器７３６に結合される。図７に示されるように、ユニバーサルシリアルバス(universal serial bus)（ＵＳＢ）コントローラ７４０が、デジタルベースバンドプロセッサ７１０に結合される。また、ＵＳＢポート７４２も、ＵＳＢコントローラ７４０に結合される。メモリ７４４と加入者アイデンティティモジュール(subscriber identity module)（ＳＩＭ）カード７４６もまた、デジタルベースバンドプロセッサ７１０に結合されることができる。さらに、図７に示されるように、デジタルカメラ７４８も、デジタルベースバンドプロセッサ７１０に結合されることができる。例示の一実施形態においては、デジタルカメラ７４８は、電荷結合素子(charge-coupled device)（ＣＣＤ）カメラ、または相補形金属酸化膜半導体(complementary metal-oxide semiconductor)（ＣＭＯＳ）カメラである。
【００５７】
図７にさらに示されるように、ステレオオーディオＣＯＤＥＣ７８０が、アナログベースバンドプロセッサ７２６に結合されることができる。さらに、オーディオ増幅器７８２が、ステレオオーディオＣＯＤＥＣ７８０に結合されることができる。例示の一実施形態においては、第１のステレオスピーカ７８４と第２のステレオスピーカ７８６が、オーディオ増幅器７８２に結合される。図７は、マイクロフォン増幅器７８８が、ステレオオーディオＣＯＤＥＣ７８０結合されることもできることを示している。さらに、マイクロフォン７６０が、マイクロフォン増幅器７８８に結合されることができる。特定の一実施形態においては、周波数変調(frequency modulation)（ＦＭ）ラジオチューナ(radio tuner)７６２が、ステレオオーディオＣＯＤＥＣ７８０に結合されることができる。また、ＦＭアンテナ７６４が、ＦＭラジオチューナ７６２に結合される。さらに、ステレオヘッドホン７６６が、ステレオオーディオＣＯＤＥＣ７８０に結合されることができる。
【００５８】
図７はさらに、無線周波数（ＲＦ）トランシーバ７６８が、アナログベースバンドプロセッサ７２６に結合されることができることを示している。ＲＦスイッチ７７０が、ＲＦトランシーバ７６８とＲＦアンテナ７７２とに結合されることができる。図７に示されるように、キーパッド７７４が、アナログベースバンドプロセッサ７２６に結合されることができる。また、マイクロフォン７７６を有するモノラルヘッドセット(mono headset)も、アナログベースバンドプロセッサ７２６に結合されることができる。さらに、バイブレータデバイス７７８も、アナログベースバンドプロセッサ７２６に結合されることができる。図７は、電源７８０が、オンチップシステム７２２に結合されることができることも示している。特定の一実施形態においては、電源７８０は、電力を必要とするワイヤレス電話７００の様々なコンポーネントに対して電力を供給する直流(direct current)（ＤＣ）電源である。さらに特定の一実施形態においては、電源は、再充電可能なＤＣバッテリ、あるいは交流(alternating current)（ＡＣ）から、ＡＣ電源に接続されたＤＣトランス(DC transformer)へと誘導されるＤＣ電源である。
【００５９】
特定の一実施形態においては、図７に示されるように、タッチスクリーンディスプレイ７３２と、ビデオポート７３８と、ＵＳＢポート７４２と、カメラ７４８と、第１のステレオスピーカ７８４と、第２のステレオスピーカ７８６と、マイクロフォン７６０と、ＦＭアンテナ７６４と、ステレオヘッドホン７６６と、ＲＦスイッチ７７０と、ＲＦアンテナ７７２と、キーパッド７７４と、モノラルヘッドセット７７６と、バイブレータ７７８と、電源７８０は、オンチップシステム７２２の外部にある。デジタルベースバンドプロセッサ（ＤＳＰ）７１０は、信号に対して単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００６０】
図８を参照すると、ワイヤレスインターネットプロトコル（ＩＰ）電話の例示の非限定的な一実施形態が、示され、全体的に８００と指定される。図に示されるように、ワイヤレスＩＰ電話８００は、デジタル信号プロセッサ（ＤＳＰ）８０４を含むオンチップシステム８０２を含んでいる。特定の一実施形態においては、デジタル信号プロセッサ８０４は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図８に示されるように、ディスプレイコントローラ８０６が、ＤＳＰ８０４に結合され、ディスプレイ８０８が、ディスプレイコントローラ８０６に結合される。例示の一実施形態においては、ディスプレイ８０８は、液晶ディスプレイ（ＬＣＤ）である。図８はさらに、キーパッド８１０が、ＤＳＰ８０４に結合されることができることを示している。
【００６１】
さらに図８に示されるように、フラッシュメモリ８１２は、ＤＳＰ８０４に結合されることができる。シンクロナスダイナミックランダムアクセスメモリ(synchronous dynamic random access memory)（ＳＤＲＡＭ）８１４と、スタティックランダムアクセスメモリ(static random access memory)（ＳＲＡＭ）８１６と、電気的消去可能プログラマブル読取り専用メモリ(electrically erasable programmable read only memory)（ＥＥＰＲＯＭ）８１８も、ＤＳＰ８０４に結合されることができる。図８は、発光ダイオード(light emitting diode)（ＬＥＤ）８２０が、ＤＳＰ８０４に結合されることができることも示している。さらに、特定の一実施形態においては、音声ＣＯＤＥＣ８２２も、ＤＳＰ８０４に結合されることができる。増幅器８２４が、音声ＣＯＤＥＣ８２２に結合されることができ、モノラルスピーカ(mono speaker)８２６が、増幅器８２４に結合されることができる。図８はさらに、モノラルヘッドセット８２８が、音声ＣＯＤＥＣ８２２に結合されることもできることを示している。特定の一実施形態においては、モノラルヘッドセット８２８は、マイクロフォンを含んでいる。
【００６２】
図８は、ワイヤレスローカルエリアネットワーク(wireless local area network)（ＷＬＡＮ）ベースバンドプロセッサ８３０が、ＤＳＰ８０４に結合されることができることも示している。ＲＦトランシーバ８３２が、ＷＬＡＮベースバンドプロセッサ８３０に結合されることができ、ＲＦアンテナ８３４が、ＲＦトランシーバ８３２に結合されることができる。特定の一実施形態においては、Ｂｌｕｅｔｏｏｔｈ(登録商標)コントローラ(Bluetooth controller)８３６が、ＤＳＰ８０４に結合されることもでき、Ｂｌｕｅｔｏｏｔｈアンテナ(Bluetooth antenna)８３８が、コントローラ８３６に結合されることができる。図８はまた、ＵＳＢポート８４０が、ＤＳＰ８０４に結合されることもできることも示している。さらに、電源８４２が、オンチップシステム８０２に結合され、オンチップシステム８０２を経由してワイヤレスＩＰ電話８００の様々なコンポーネントに電力を供給する。
【００６３】
特定の一実施形態においては、図８に示されるように、ディスプレイ８０８と、キーパッド８１０と、ＬＥＤ８２０と、モノラルスピーカ８２６と、モノラルヘッドセット８２８と、ＲＦアンテナ８３４と、Ｂｌｕｅｔｏｏｔｈアンテナ８３８と、ＵＳＢポート８４０と、電源８４２は、オンチップシステム８０２の外部にある。しかしながら、これらのコンポーネントのおのおのは、オンチップシステムの１つまたは複数のコンポーネントに結合される。ＤＳＰ８０４は、信号に対して単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００６４】
図９は、全体的に９００と指定される携帯型個人情報端末(portable digital assistant)（ＰＤＡ）の例示の非限定的な一実施形態を示している。図に示されるように、ＰＤＡ９００は、デジタル信号プロセッサ（ＤＳＰ）９０４を含むオンチップシステム９０２を含んでいる。特定の一実施形態においては、デジタル信号プロセッサ９０４は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図９に示されるように、タッチスクリーンコントローラ９０６とディスプレイコントローラ９０８が、ＤＳＰ９０４に結合される。さらに、タッチスクリーンディスプレイが、タッチスクリーンコントローラ９０６に、そしてディスプレイコントローラ９０８に結合される。図９は、キーパッド９１２が、ＤＳＰ９０４に結合されることができることも示している。
【００６５】
さらに図９に示されるように、フラッシュメモリ９１４が、ＤＳＰ９０４に結合されることもできる。また、読取り専用メモリ（ＲＯＭ）９１６と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）９１８と、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）９２０が、ＤＳＰ９０４に結合されることもできる。図９はまた、赤外線データ協会(infrared data association)（ＩｒＤＡ）ポート９２２が、ＤＳＰ９０４に結合されることができることも示している。さらに、特定の一実施形態においては、デジタルカメラ９２４が、ＤＳＰ９０４に結合されることもできる。
【００６６】
図９に示されるように、特定の一実施形態においては、ステレオオーディオＣＯＤＥＣ９２６が、ＤＳＰ９０４に結合されることができる。第１のステレオ増幅器９２８が、ステレオオーディオＣＯＤＥＣ９２６に結合されることができ、第１のステレオスピーカ９３０が、第１のステレオ増幅器９２８に結合されることができる。さらに、マイクロフォン増幅器９３２が、ステレオオーディオＣＯＤＥＣ９２６に結合されることができ、マイクロフォン９３４が、マイクロフォン増幅器９３２に結合されることができる。図９はさらに、第２のステレオ増幅器９３６が、ステレオオーディオＣＯＤＥＣ９２６に結合されることができ、第２のステレオスピーカ９３８が、第２のステレオ増幅器９３６に結合されることができることを示している。特定の一実施形態においては、ステレオヘッドホン９４０は、ステレオオーディオＣＯＤＥＣ９２６に結合されることもできる。
【００６７】
図９はまた、８０２．１１コントローラ９４２が、ＤＳＰ９０４に結合されることができ、８０２．１１アンテナ９４４が、８０２．１１コントローラ９４２に結合されることができることも示している。さらに、Ｂｌｕｅｔｏｏｔｈコントローラ９４６が、ＤＳＰ９０４に結合されることができ、Ｂｌｕｅｔｏｏｔｈアンテナ９４８が、Ｂｌｕｅｔｏｏｔｈコントローラ９４６に結合されることができる。図９に示されるように、ＵＳＢコントローラ９８０が、ＤＳＰ９０４に結合されることができ、ＵＳＢポート９８２が、ＵＳＢコントローラ９８０に結合されることができる。さらに、スマートカード９８４、例えばマルチメディアカード(multimedia card)（ＭＭＣ）またはセキュアデジタルカード(secure digital card)（ＳＤ）が、ＤＳＰ９０４に結合されることができる。さらに、図９に示されるように、電源９８６が、オンチップシステム９０２に結合されることができ、オンチップシステム９０２を経由してＰＤＡ９００の様々なコンポーネントに電力を供給することができる。
【００６８】
特定の一実施形態においては、図９に示されるように、ディスプレイ９１０と、キーパッド９１２と、ＩｒＤＡポート９２２と、デジタルカメラ９２４と、第１のステレオスピーカ９３０と、マイクロフォン９３４と、第２のステレオスピーカ９３８と、ステレオヘッドホン９４０と、８０２．１１アンテナ９４４と、Ｂｌｕｅｔｏｏｔｈアンテナ９４８と、ＵＳＢポート９８２と、電源９８０は、オンチップシステム９０２の外部にある。しかしながら、これらのコンポーネントのおのおのは、オンチップシステム上の１つまたは複数のコンポーネントに結合される。ＤＳＰ９０４は、信号に対して単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００６９】
当業者は、ここにおいて開示される実施形態に関連して説明される、様々な例示の論理ブロック、コンフィギュレーション、モジュール、回路、およびアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェア、または両者の組合せとしてインプリメントされることができることをさらに認識するであろう。ハードウェアとソフトウェアのこの互換性を明らかに示すために、様々な例示のコンポーネント、ブロック、コンフィギュレーション、モジュール、回路、およびステップが、それらの機能の観点から一般的に上記されている。そのような機能がハードウェアとしてインプリメントされるか、あるいはソフトウェアとしてインプリメントされるかは、特定のアプリケーションと、全体的なシステムに課される設計制約条件とに依存する。当業者は、特定のアプリケーションごとに変化する方法で説明される機能をインプリメントすることができるが、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【００７０】
ここにおいて開示される実施形態に関連して説明される方法またはアルゴリズムのステップは、ハードウェアの形で直接に、プロセッサによって実行されるソフトウェアモジュールの形で、あるいはそれら２つの組合せの形で実施されることができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、着脱可能ディスク、ＣＤ−ＲＯＭ、あるいは当技術分野において知られている他の任意の形態のストレージ媒体の中に存在することができる。例示のストレージ媒体は、プロセッサがストレージ媒体から情報を読み取り、ストレージ媒体に情報を書き込むことができるように、プロセッサに結合される。代替案においては、ストレージ媒体は、プロセッサと一体化されていてもよい。プロセッサとストレージ媒体は、ＡＳＩＣの中に存在していてもよい。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末の中に存在することができる。代替案においては、プロセッサとストレージ媒体は、コンピューティングデバイスまたはユーザ端末の中の個別コンポーネントとして存在することもできる。
【００７１】
開示された実施形態の以上の説明は、いずれの当業者も本開示を作りまたは使用することを可能とするために提供されている。これらの実施形態の様々な修正は当業者には容易に明らかであり、そして、ここに定義された包括的な原理は、本開示の精神或いは範囲を逸脱することなく他の実施形態に適用されることが出来る。従って、本開示は、ここに示された実施形態に限定されるように意図されてはおらず、ここに開示された原理及び新規な特徴と整合する最も広い範囲が与えられるべきものである。
【図面の簡単な説明】
【００７２】
【図１】信号に対して単一ステージの離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合された超長命令語（ＶＬＩＷ）デジタル信号プロセッサ（ＤＳＰ）を示すブロック図である。
【図２】図１に示されるＶＬＩＷプロセッサなどのＶＬＩＷプロセッサを使用して離散コサイン変換（ＤＣＴ）オペレーションを実行する方法を示す全体的な図である。
【図３】ＶＬＩＷプロセッサを使用してＤＣＴオペレーションを実行する方法を示す流れ図である。
【図４】ＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）を組み込んだ通信デバイスのブロック図である。
【図５】図４に示されるＶＬＩＷ ＤＳＰなどのＶＬＩＷ ＤＳＰを使用して１次元の８×８のＤＣＴオペレーションを実行する方法を示す流れ図である。
【図６】デジタル信号プロセッサを組み込んだポータブル通信デバイスの全体的な図である。
【図７】デジタル信号プロセッサを組み込んだ例示のワイヤレス電話の全体的な図である。
【図８】デジタル信号プロセッサを組み込んだ例示のワイヤレスインターネットプロトコル電話の全体的な図である。
【図９】デジタル信号プロセッサを組み込んだ例示の携帯型個人情報端末の全体的な図である。
【背景】
【０００１】
本願は、全体の内容が参照によりここに組み込まれる、２００５年１０月５日に出願された米国仮出願第６０／７２４，１３１号の利益を主張するものである。
【０００２】
［Ｉ．分野］
本開示は、一般にデジタル信号プロセッサを使用した離散コサイン変換(discrete cosine transforms)に関する。より詳細には、本開示は、ＶＬＩＷベースのデジタル信号プロセッサのための単一ステージ離散コサイン変換のシステムおよび方法に関する。
【０００３】
［ＩＩ．関連技術の説明］
従来、デジタル信号プロセッサ(digital signal processor)（ＤＳＰ）は、多くの場合に超長命令語(very long instruction word)（ＶＬＩＷ）アーキテクチャを利用する。ＶＬＩＷベースのＤＳＰは、単一クロックサイクル内に複数のオペレーション(multiple operations)を実行することができる。例えば、ＶＬＩＷベースのＤＳＰは、乗加算(multiply-accumulate)（ＭＡＣ）オペレーションと、論理演算ユニット(Arithmetic Logic Unit)（ＡＬＵ）オペレーションと、メモリロード／ストアオペレーションとを単一サイクルで実行することができる。そのようなＤＳＰのコンピューティング能力は、ＤＳＰベースのマルチメディアシステムをインプリメントすることを可能にし、このＤＳＰベースのマルチメディアシステムは、大きな柔軟性とコスト有効性を提供する。
【０００４】
離散コサイン変換(discrete cosine transform)（ＤＣＴ）は、さらなる処理のために時間ドメインから周波数ドメインへと信号を変換するために信号上で実行されることができる数学的オペレーションである。ＤＣＴは、ジョイントフォトグラフィックエキスパートグループ(Joint Photographic Experts Group)（ＪＰＥＧ）損失性圧縮と、ムービングピクチャエキスパートグループ(Moving Picture Experts Group)（ＭＰＥＧ）規格１、２、および４などを含めて、静止画像圧縮規格とビデオ圧縮規格の両方におけるコア技術になってきている。
【０００５】
技術の進歩は、より小型でよりパワフルなパーソナルコンピューティングデバイスをもたらしてきており、このパーソナルコンピューティングデバイスの多くは、画像機能および／またはビデオ機能を提供する。例えば、現在では、小型、軽量で、ユーザによって簡単に持ち運びされる、ポータブルワイヤレス電話、携帯型個人情報端末(personal digital assistant)（ＰＤＡ）、ページングデバイスなどのワイヤレスコンピューティングデバイスを含めて、様々なポータブルパーソナルコンピューティングデバイスが存在している。そのようなポータブルパーソナルコンピューティングデバイスの多くは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、オーディオファイルプレーヤ、またはそれらの任意の組合せを含んでいる。さらに、ポータブルパーソナルコンピューティングデバイスは、インターネットにアクセスするために使用されることができるウェブインターフェースを含むことができる。その結果、ポータブルパーソナルコンピューティングデバイスの多くは、ＤＳＰを含んでいる。
【０００６】
システム性能を改善するために、そして他のプロセスにおいて使用するためにＤＳＰサイクルを節約するために、様々な高速アルゴリズムが、ＤＣＴの対称の特性を活用することにより、ＤＣＴをより効率的に計算するために提案されてきている。従来、そのような高速アルゴリズムは、コアプロセッサにおいては乗算が加算よりも長い時間がかかるという仮定の下に、乗算の数を減少させることに焦点を当ててきている。しかしながら、その仮定は、単一サイクル乗算命令(single cycle multiplication instructions)を有する現代のＤＳＰアーキテクチャでは、もはや当てはまらない。さらに、既存のＤＣＴアルゴリズムは多くの場合に、ステージの間のデータ依存性(data dependency)に起因して、ＤＳＰ機能の活用を禁止する複数のステージを含んでいる。
【０００７】
したがって、ＶＬＩＷベースのＤＳＰのための改善されたＤＣＴアルゴリズムを提供することが有利になるであろう。
【発明の開示】
【０００８】
［概要］
特定の一実施形態においては、離散コサイン変換オペレーション(discrete cosine transform operation)を実行する単一ステージの計算方法(single stage computation)が、提供される。離散コサイン変換オペレーションは、デジタル信号プロセッサを使用して複数の超長命令語(very large instruction words)（ＶＬＩＷ）を実行することによって、実行される。複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、ここで乗算の第１の数は、加算の第２の数よりも大きい。
【０００９】
特定の一実施形態においては、離散コサイン変換オペレーションは、８ポイントのデータセットに対して実行される。別の特定の実施形態においては、離散コサイン変換オペレーションは、８×８ポイントの行列データセット(matrix data set)に対して実行される。別の特定の実施形態においては、複数のＶＬＩＷ命令は、離散コサイン変換が、単一ステージの実行の中で実行されることができるように、データ依存性がない(without data dependencies)。さらに別の実施形態においては、離散コサイン変換オペレーションは、中間行列(intermediate matrix)を生成するために、入力行列のデータセットの各列に対して１次元の８ポイントのＤＣＴ変換オペレーションを適用することと、変換された行列のデータセットを生成するために、中間行列の各行に対して１次元の８ポイントのＤＣＴ変換を適用することと、を含む。別の特定の実施形態においては、第１の数の乗算は、３０個の乗算オペレーションを含み、第２の数の加算は、１２個までの加算を含んでいる。
【００１０】
別の特定の実施形態においては、離散コサイン変換オペレーションを実行する方法が、提供される。入力データセットが、受け取られる。入力データセットは、変換されたデータセットを生成するために入力データセットに対して単一ステージの離散コサイン変換オペレーションを実行するように複数の超長命令語を実行することにより、処理される。別の特定の実施形態においては、入力データセットを処理することは、入力データセットに関連した複数のスカラ(scalar)を計算することと、複数の積を生成するために複数のスカラをカーネル行列(kernel matrix)と乗算することと、変換されたデータセットを生成するために複数の積を加算することと、を含んでいる。
【００１１】
さらに別の特定の実施形態においては、複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、ここで第１の数は、第２の数よりも大きい。別の特定の実施形態においては、入力データセットは、８ポイントのデータセットである。別の特定の実施形態においては、入力データセットは、８×８の行列データセットである。
【００１２】
さらに別の実施形態においては、通信デバイスは、メモリと、デジタル信号プロセッサとを含んでいる。メモリは、単一ステージの離散コサイン変換オペレーションを実行するために１組の超長命令語を記憶するように適合される。デジタル信号プロセッサは、入力データセットから変換されたデータセットを生成するために１組の超長命令語を実行するように適合される。
【００１３】
特定の一実施形態においては、デジタル信号プロセッサは、２つの乗加算オペレーションと、論理演算ユニットオペレーションと、メモリロード／ストアオペレーションとを単一クロックサイクルで実行するように適合される。別の特定の実施形態においては、デジタル信号プロセッサは、ジョイントフォトグラフエキスパートグループ（ＪＰＥＧ）フォーマットに応じて圧縮される画像を処理するように適合される。別の特定の実施形態においては、デジタル信号プロセッサは、ムービングピクチャエキスパートグループ（ＭＰＥＧ）フォーマットに応じて圧縮されるビデオを処理するように適合される。別の特定の実施形態においては、デジタル信号プロセッサは、３００クロックサイクルより短いうちに(less than 300 clock cycle)８×８の変換を実行する。
【００１４】
特定の一実施形態においては、通信デバイスは、モバイル電話である。別の特定の実施形態においては、通信デバイスは、ボイスオーバーインターネットプロトコル(voice over Internet protocol)（ＶｏＩＰ）電話を備える。
【００１５】
特定の一実施形態においては、デジタル信号プロセッサは、超長命令語の命令セットとプロセッサとを含んでいる。超長命令語（ＶＬＩＷ）の命令セットは、加算オペレーションよりも多数の乗算オペレーションを有する離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合される。プロセッサは、変換データセットを生成するために入力データセット上でＤＣＴオペレーションを実行する命令セットを実行するように適合される。
【００１６】
別の特定の実施形態においては、プロセッサは、命令セットを単一ステージで実行する。別の特定の実施形態においては、ＤＣＴオペレーションは、第１の数の乗算オペレーションと第２の数の加算オペレーションとを含み、ここで乗算オペレーションの第１の数は、加算オペレーションの第２の数の２倍の大きさである。さらに別の実施形態においては、入力データセットは、８×８の行列データセットを備える。
【００１７】
特定の一実施形態においては、通信システムは、離散コサイン変換（ＤＣＴ）オペレーションを定義する複数の超長命令語（ＶＬＩＷ）を備える、１組の命令を記憶するための手段と、入力データセットを受け取るための手段と、入力データセットに対して複数の超長命令語（ＶＬＩＷ）を実行することにより離散コサイン変換オペレーションを実行するための手段とを含んでおり、ここで複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、ここで第１の数は、第２の数よりも大きい。
【００１８】
別の特定の実施形態においては、離散コサイン変換オペレーションを実行する単一ステージ計算方法が、提供される。複数の超長命令語（ＶＬＩＷ）は、離散コサイン変換（ＤＣＴ）オペレーションを実行するために複数の基本命令へと分解される(broken into)。複数の基本命令のうちの少なくとも２つが、入力データセット上の離散コサイン変換（ＤＣＴ）オペレーションを単一ステージにおいて同時に実行するために実行される。入力データセット上のＤＣＴオペレーションの性能に関連した変換データセットが、生成される。
【００１９】
さらに、特定の一実施形態においては、複数の超長命令語は、第１の数の乗算と第２の数の加算とを含んでおり、ここで乗算の第１の数は、加算の第２の数の少なくとも２倍の大きさである。
【００２０】
ここにおいて開示される１つまたは複数の実施形態の利点は、離散コサイン変換（ＤＣＴ）オペレーションを単一ステージで実行することを含むことができる。
【００２１】
ここにおいて開示される１つまたは複数の実施形態の別の利点は、従来の４ステージのＤＣＴオペレーションのクロックサイクルの半分未満でプロセッサにおける離散コサイン変換（ＤＣＴ）オペレーションを実行することを含むことができる。
【００２２】
ここにおいて開示される１つまたは複数の実施形態のさらに別の利点は、変換オペレーションのステージの間のデータ依存性なしに離散コサイン変換（ＤＣＴ）オペレーションを実行することを含むことができる。
【００２３】
本開示の他の態様、利点、および特徴は、次のセクション、すなわち、詳細な説明および図面の簡単な説明、および、特許請求の範囲を含めて、全体の出願の再検討の後に明らかになるであろう。
【００２４】
［詳細な説明］
ここにおいて説明される実施形態の態様およびそれに付随する利点は、添付図面と併せて次の詳細な説明を参照することにより、より簡単に明らかになるであろう。
【００２５】
図１は、単一ステージ離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合される超長命令語（ＶＬＩＷ）デジタル信号プロセッサ（ＤＳＰ）１００を示すブロック図である。ＶＬＩＷ ＤＳＰ１００は、命令キャッシュ１０２と、命令レジスタ１０４と、実行ユニット１０６、１０８、１１０、１１２と、データキャッシュ１１４と、レジスタファイル１１６とを含む。命令キャッシュ１０２は、キャッシュ１０２から命令レジスタ１０４へと命令をロードするように命令レジスタ１０４に接続される。命令レジスタ１０４は、バス１２０を経由して実行ユニット１０６、１０８、１１０、および１１２へと接続される。実行ユニット１０６、１０８、１１０、および１１２は、バス１２２を経由してデータキャッシュ１１４へと、そしてレジスタファイル１１６へと接続される。
【００２６】
ＶＬＩＷ ＤＳＰ１００は、単一ステージＤＣＴオペレーションについての１組のプログラム命令１２６を含むメモリ１２４も含んでいる。メモリ１２４は、プロセッサ１００の一部分として示されるが、メモリ１２４は、ＶＬＩＷ ＤＳＰ１００とは別のシステムメモリとしてインプリメントされ、システムバスを経由してＶＬＩＷ ＤＳＰ１００に結合されることができることが、理解されるべきである。
【００２７】
ＶＬＩＷ ＤＳＰ１００は、超長命令語を受け取るように適合され、超長命令語は、複数の命令を含むワードである。ＶＬＩＷ ＤＳＰ１００は、実行ユニット１０６、１０８、１１０、および１１２によって並列に実行されることができる基本オペレーションへと受け取られたＶＬＩＷを分解するプリプロセッサ(preprocessor)（図示されず）を含むことができる。
【００２８】
一般に、命令セット１２６は、デジタル信号処理についての高速ＤＣＴアルゴリズムをインプリメントする。乗算の数を減少させる代わりに、高速ＤＣＴアルゴリズムは、ＶＬＩＷ ＤＳＰ１００のアーキテクチャにＤＣＴアルゴリズムを適合することにより、クロックサイクルの数を減少させるようにＶＬＩＷ ＤＳＰ１００の機能を利用する。ＤＣＴアルゴリズムの従来のインプリメンテーションは、ステージ間のデータ依存性を用いて与えられた入力ベクトルからＤＣＴベクトルを計算するために複数のステージを利用するが、命令セット１２６は、ＤＣＴベクトルが単一ステージで計算されることを可能にする高速ＤＣＴアルゴリズムを実現する。この単一ステージＤＣＴオペレーションは、従来のシステムの複数のステージの間のデータ依存性をなくする。さらに、単一ステージＤＣＴオペレーションは、ＤＣＴオペレーションを実行するために、ＶＬＩＷ ＤＳＰ１００によって必要とされるクロックサイクルの数を減少させる。
【００２９】
一般に、多数の画像圧縮システムおよびビデオ圧縮システムにおいては、画像は、８×８のデータブロックへと分割される。各８×８のデータブロックは、２次元の８×８のＤＣＴ変換オペレーションを使用して処理される。２次元の８×８のＤＣＴ変換オペレーションは、２つの１次元の８ポイントのＤＣＴ変換オペレーションへと分離されることができる。
【００３０】
一般に、１次元のＤＣＴ変換オペレーションは、ベクトル乗算プロセスを使用して実行されることができる。入力ベクトル（ｘ）は、ＤＣＴ変換ベクトル（ｓ）を生成するためにＤＣＴ変換カーネル行列(DCT transform kernel matrix)（Ｃ）によって乗算される。８ポイントのベクトル、ｘ＝［ｘ０ ｘ１ ｘ２ ｘ３ ｘ４ ｘ５ ｘ６ ｘ７］Ｔを仮定すると、ＤＣＴ変換ベクトルｓ＝［ｓ０ ｓ１ ｓ２ ｓ３ ｓ４ ｓ５ ｓ６ ｓ７］Ｔは、式（ｓ＝Ｃｘ）を使用して計算されることができ、ここでカーネル行列（Ｃ）は、次式のように定義される。
【数１】
【００３１】
変数ｉは、カーネル行列（Ｃ）の行インデックス｛ｉ＝０、１、...、７｝を表し、変数ｊは、カーネル行列（Ｃ）の列インデックス｛ｊ＝０、１、...、７｝を表す。ｉとｊの値についてカーネル行列（Ｃ）を評価することにより、式１は、いくつかの観察可能な対称性をもたらす。
【００３２】
１．行列のサブセットＣｉ，ｊ｛ｉ＝０およびｊ＝０、１、...、７｝の場合には、
【数２】
【００３３】
であり、
２．行列のサブセットＣｉ，ｊ｛ｉ＝２、６およびｊ＝０、１、...、７｝の場合には、Ｃｉ，ｊ＝Ｃｉ，（７−ｊ）であり、ｊ＝０、１、２、または３のときには、Ｃｉ，ｊ＝−Ｃｉ，（３−ｊ）であり、
３．行列のサブセットＣｉ，ｊ｛ｉ＝４およびｊ＝０、１、...、７｝の場合には、Ｃｉ，ｊ＝Ｃｉ，（７−ｊ）であり、ｊ＝０、１、２、または３のときには、Ｃｉ，ｊ＝Ｃｉ，（３−ｊ）であり、
４．行列のサブセットＣｉ，ｊ｛ｉ＝１、３．、５、７およびｊ＝０、１、...、７｝の場合には、Ｃｉ，ｊ＝−Ｃｉ，（７−ｊ）である。
【００３４】
観察される対称性は、ＤＣＴオペレーションの簡略化のためのパス(path)を提供する。例えば、１次元の８ポイントのカーネル行列（Ｃ）は、観察される対称性を使用するために簡略化されることができる。特に、ある種の計算が、計算の全体的な数を減少させるために行列内で再使用されることができる。
【００３５】
カーネル行列（Ｃ）は、次式のように書き換えられることができる。
【数３】
【００３６】
カーネル行列（Ｃ）と以上の観察を使用して、ＤＣＴアルゴリズムは、一連の行列オペレーションとして設計されることができる。ｘ＝［ｘ０ ｘ１ ｘ２ ｘ３ ｘ４ ｘ５ ｘ６ ｘ７］Ｔを仮定すると、ＤＣＴ変換ベクトルｓ＝［ｓ０ ｓ１ ｓ２ ｓ３ ｓ４ ｓ５ ｓ６ ｓ７］Ｔは、以下のようにカーネル行列（Ｃ）とベクトルｘを乗算することにより計算されることができる。
【００３７】
ｓ０＝ｃ００×ｘ０＋ｃ００×ｘ１， ｔ０＝ｘ０−ｘ７ （式３）
ｓ０＋＝ｃ００×ｘ２＋ｃ００×ｘ３， ｔ１＝ｘ１−ｘ６ （式４）
ｓ０＋＝ｃ００×ｘ４＋ｃ００×ｘ５， ｔ２＝ｘ２−ｘ５ （式５）
ｓ０＋＝ｃ００×ｘ６＋ｃ００×ｘ７， ｔ３＝ｘ３−ｘ４ （式６）
例えば、以上の式３は、乗加算オペレーションと論理演算ユニットオペレーションとを含んでおり、超長命令語（ＶＬＩＷ）プロセッサは、これらのオペレーションを単一クロックサイクル内で処理することができる。この１組の計算を用いて、結果として生ずる変換ベクトル（ｓ）の第１の要素（ｓ０）は、計算される。さらに、第１の組のスカラ（ｔ０、ｔ１、ｔ２、およびｔ３）は、以下のように結果として生じる変換ベクトル（ｓ）の奇数要素（ｓ１、ｓ３、ｓ５、ｓ７）を計算する際に使用するために計算されている。
【００３８】
ｓ１＝ｃ１０×ｔ０＋ｃ１１×ｔ１， ｔ４＝ｘ０＋ｘ７ （式７）
ｓ１＋＝ｃ１２×ｔ２＋ｃ１３×ｔ３， ｔ５＝ｘ１＋ｘ６ （式８）
ｓ３＝ｃ３０×ｔ０＋ｃ３１×ｔ１， ｔ６＝ｘ２＋ｘ５ （式９）
ｓ３＋＝ｃ３２×ｔ２＋ｃ３３×ｔ３， ｔ７＝ｘ３＋ｘ４ （式１０）
ｓ５＝ｃ５０×ｔ０＋ｃ５１×ｔ１， ｔ８＝ｔ４−ｔ７ （式１１）
ｓ５＋＝ｃ５２×ｔ２＋ｃ５３×ｔ３， ｔ９＝ｔ５−ｔ６ （式１２）
ｓ７＝ｃ７０×ｔ０＋ｃ７１×ｔ１， ｔ１０＝ｔ４＋ｔ７ （式１３）
ｓ７＋＝ｃ７２×ｔ２＋ｃ７３×ｔ３， ｔ１１＝ｔ５＋ｔ６ （式１４）
この組の計算を用いて、結果として生ずる変換ベクトル（ｓ）の奇数要素（ｓ１、ｓ３、ｓ５、およびｓ７）は、別の組のスカラ（ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、およびｔ１１）と一緒に計算される。スカラ（ｔ４、ｔ５、ｔ６、およびｔ７）は、入力ベクトル（ｘ）の要素に基づいているが、スカラ（ｔ８、ｔ９、ｔ１０、およびｔ１１）は、他のスカラ（ｔ４からｔ７）に基づいている。この後者の組のスカラ（ｔ８からｔ１１）は、以下のように結果として生ずる変換ベクトル（ｓ）の残りの偶数要素（ｓ２、ｓ４、およびｓ６）を計算するために利用されることができる。
【００３９】
ｓ２＝ｃ２０×ｔ８＋ｃ２１×ｔ９ （式１５）
ｓ４＝ｃ４０×ｔ１０＋ｃ４１×ｔ１１ （式１６）
ｓ６＝ｃ６０×ｔ８＋ｃ６１×ｔ９ （式１７）
この組の計算を用いて、結果として生ずるＤＣＴベクトル（ｓ）の残りの偶数要素（ｓ２、ｓ４、およびｓ６）は、計算されることができる。
【００４０】
理解されることができるように、以上の組の式は、３０個の乗算オペレーションと１２個までの加算オペレーションを用いてインプリメントされることができる。それ故に、代表的なＶＬＩＷ ＤＳＰは、以上の式を２９７クロックサイクルで実行することができ、このクロックサイクルは、伝統的なＤＣＴオペレーションのために必要とされるクロックサイクルの数の２分の１よりも小さい。さらに、以上の式は、データ依存ではなく、これは、ＶＬＩＷ ＤＳＰアーキテクチャにうまく適合する。
【００４１】
図２は、図１に示されるＶＬＩＷプロセッサなどのＶＬＩＷプロセッサを使用して離散コサイン変換（ＤＣＴ）オペレーションを実行する方法を示すブロック図２００である。一般に、２次元の８×８のＤＣＴ変換オペレーションが、２つの１次元の８×８のＤＣＴ変換オペレーションを実行することにより、インプリメントされることができる。ブロック２０２によって示される入力は、中間行列２０６を生成するために入力行列２０２の各列（矢印２１０によって示されるような）に対して１次元の８ポイントのＤＣＴオペレーションを適用することにより、ブロック２０４において処理される。中間行列２０６は、結果として生ずる２次元の８×８のＤＣＴ行列２０８を生成するために、中間行列２０６の各行（矢印２１２によって示されるような）に対して１次元の８ポイントＤＣＴオペレーションを適用することにより処理される。
【００４２】
図３は、ＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）を使用してＤＣＴオペレーションを実行する方法を示す流れ図である。１次元の８ポイントの離散コサイン変換（ＤＣＴ）が、中間の８×８の行列を生成するために２次元の８×８の行列の各列に対して適用される（ブロック３００）。１次元の８ポイントのＤＣＴが、２次元の８×８のＤＣＴ行列を生成するために中間の８×８の行列の各行に対して適用される（ブロック３０２）。
【００４３】
図４は、ＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）を組み込んだ通信デバイス４００のブロック図である。通信デバイス４００は、ディスプレイ４０４に結合された集積回路４０２を含んでいる。集積回路４０２は、モデム４０６と、高度ＲＩＳＣマシンプロセッサ４０８と、超長命令語（ＶＬＩＷ）デジタル信号プロセッサ（ＤＳＰ）４１０と、１つまたは複数のプロセッサ４１２と、システムメモリ４１４と、ディスプレイプロセッサ４１６とを含む。モデム４０６と、高度ＲＩＳＣマシンプロセッサ４０８と、ＶＬＩＷ ＤＳＰ４１０と、プロセッサ４１２と、システムメモリ４１４と、ディスプレイプロセッサ４１６は、バス４１８を経由して互いに結合される。一般にバス４１８は、簡単のために省略された、キーパッド、ユニバーサルシリアルバスインターフェース、マイクロフォン、スピーカ、および様々な他のコンポーネントを含めて、１つまたは複数の入力インターフェースに結合されることができる。この例においては、メモリ４１４は、図２および３において上記されるＤＣＴオペレーションなど、２次元の８×８のＤＣＴオペレーションを実行するＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）４１０による実行のために単一ステージＤＣＴ命令１２６を記憶する。
【００４４】
高度ＲＩＳＣマシンプロセッサ４０８は、ゲームの実行、および他のプロセッサを使用したグラフィックス復号化の協調などを含めて、様々なプロセスを制御するために使用されることができる。モデム４０６は、どちらかがバスに接続され、あるいはモデム４０６に結合される通信インターフェース（図示されず）を経由して、外部デバイスと通信するための変調器／復調器である。通信デバイス４００は、特定のインプリメンテーションに応じて有線または無線とすることができる。
【００４５】
一般に、ビデオまたは画像は、ＶＬＩＷデジタル信号プロセッサ４１０に供給され、このＶＬＩＷデジタル信号プロセッサは、システムメモリ４１４から提供されるプロセッサ読取り可能単一ステージＤＣＴ命令を使用してビデオまたは画像を処理する。結果として生ずる復号化されたビデオまたは画像は、次いでＶＬＩＷデジタル信号プロセッサ４１０によってバス４１８を経由してディスプレイプロセッサ４１６へと供給され、このバスは、復号化されたビデオまたは画像をディスプレイ４０４へと供給し、このディスプレイは、例えば液晶ディスプレイ(liquid crystal display)（ＬＣＤ）とすることができる。一実施形態においては、ＶＬＩＷ ＤＳＰ４１０は、カリフォルニア州、サンディエゴ市のクアルコム社(Qualcomm, Incorporated)によって製造されるチップなどのＱＤＳＰ−４プラットフォームチップ(QDSP-4 platform chip)である。
【００４６】
単一ステージＤＣＴ命令１２６は、以上の式１〜１７に記述されるアルゴリズムを実行するように実行されることができる。本アルゴリズムは、ＶＬＩＷアーキテクチャを有する他のＤＳＰと共に簡単に使用されることができる。さらに、本アルゴリズムは、選択されたＤＳＰの中のリソースに応じて簡単にスケーリングされることができる。例えば、特定のＤＳＰが、クロックサイクル当たりに４つの乗加算オペレーション（ＭＡＣ）と２つの論理演算ユニットオペレーション（ＡＬＵ）とを実行することができる場合、単一ステージＤＣＴ命令１２６は、ＭＡＣオペレーションとＡＬＵオペレーションとをマージすることにより、このＤＳＰアーキテクチャを使用するように適合されることができる。以上の式は、８ポイントのＤＣＴオペレーションを記述するが、そのアルゴリズムとそれに関連する式は、１６ポイントのＤＣＴ変換を含めて、他のＤＣＴ変換オペレーションへとスケーリングされることができる。さらに、それらの式は、逆ＤＣＴ(inverse DCT)（ＩＤＣＴ）オペレーションと共に使用するために拡張されることができる。一般に、プロセッサは、デジタル信号プロセッサを使用して複数の超長命令語（ＶＬＩＷ）を実行することにより離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合されることができる。複数のＶＬＩＷは、第１の数の乗算と第２の数の加算とを含むことができ、ここで、第１の数は、第２の数よりも大きい。
【００４７】
図５は、ＶＬＩＷ ＤＳＰを使用して１次元の８×８のＤＣＴオペレーションを実行する方法を示す流れ図である。８ポイントのベクトル（ｘ）が、受け取られ、ここで、ｘ＝［ｘ０ ｘ１ ｘ２ ｘ３ ｘ４ ｘ５ ｘ６ ｘ７］Ｔである（ブロック５００）。ベクトル（ｘ）は、８個の積を形成するために、ＤＣＴの８×８のカーネル行列（Ｃ）の第１の偶数行（ｃ０ｊ）によって乗算される（ブロック５０２）。次いで８個の積は、８ポイントのＤＣＴベクトル（ｓ）の第１の要素（ｓ０）を生成するために一緒に加算される（ブロック５０４）。第１の組のスカラ（ｔ）は、ベクトル（ｘ）の選択された要素から計算される（以上の式３〜６に示されるように）（ブロック５０６）。ブロック５０２、５０４および５０６の乗加算オペレーションおよび加算オペレーションは、同時に行われることができることが理解されるべきである。代わりに、ブロック５０６は、ブロック５０２および５０４の前に行われてもよい。
【００４８】
ＤＣＴの８×８の行列（Ｃ）の奇数行は、行列（Ｃ）の各奇数行に関連した１組の積を生成するために第１の組のスカラ（ｔ）のうちの選択されるスカラと乗算される（ブロック５０８）。各行についての１組の積は、８ポイントのＤＣＴベクトル（ｓ）の奇数要素（ｓ１、ｓ３、ｓ５、およびｓ７）を生成するために一緒に加算される（ブロック５１０）。第２の組のスカラ（ｔ２）は、第１の組のスカラ（ｔ）のうちの選択された要素から計算される（以上の式７〜１４に示されるように）（ブロック５１２）。ブロック５０８、５１０および５１２の乗加算オペレーションおよび加算オペレーションは、同時に、または異なる順序で行われることができることが理解されるべきである。
【００４９】
ＤＣＴの８×８のカーネル行列（Ｃ）の残りの偶数行（ｃ２、ｃ４、およびｃ６）は、残りの偶数行（ｃ２、ｃ４、およびｃ６）のうちのおのおのに関連した１組の積を生成するために第２の組のスカラ（ｔ２）のうちの選択されるスカラと乗算される（ブロック５１４）。１組の積は、８ポイントのＤＣＴベクトル（ｓ）のうちの偶数要素（ｓ２、ｓ４、およびｓ６）を生成するために残りの偶数行（ｃ２、ｃ４、およびｃ６）のおのおのについて一緒に加算される（ブロック５１６）。
【００５０】
一般に、上記の離散コサイン変換（ＤＣＴ）オペレーションは、単一ステージＤＳＰにおいて動作するように適合されることができる。乗算オペレーションよりも多数の加算オペレーションを含むようにアルゴリズムを簡略化する代わりに、本アルゴリズムは、３０個の乗算オペレーションとたった１２個の加算とを有する。さらに、８ポイントのＤＣＴオペレーションは、Ｃ．レフラー他、「１１個の乗算を有する実用的な高速１−Ｄ ＤＣＴアルゴリズム」、音声、スピーチおよび信号処理についてのＩＥＥＥトランザクション（１９８９）ＩＣＡＳＳＰ−８９、２巻、９８８〜９９１ページ(C.Loeffler et al., "Practical Fast 1-D DCT algorithm with 11 multiplications," IEEE Transactions on Acoustics, Speech and Signal Processing, (1989) ICASSP-89, Vol. 2, pp.988-991)により、説明されるオペレーションなど、従来のＤＣＴ復号化オペレーションについて必要とされる５９９サイクルからたったの２９７サイクルへと、ＶＬＩＷ ＤＳＰ上の８×８のＤＣＴ変換のために必要とされるクロックサイクルの数を減少させることができる。以上の式４〜１７において説明される単一ステージＤＣＴ命令は、ＤＣＴオペレーションを実行するために必要とされるクロックサイクルの数の観点から５０％より多い改善を提供しており、ＪＰＥＧ符号化／復号化レイテンシと、ＤＣＴベースのビデオ符号化／復号化性能を改善している。
【００５１】
図６は、全体的に６００と指定されるポータブル通信デバイスの例示の非限定的な一実施形態を示している。図６に示されるように、そのポータブル通信デバイスは、デジタル信号プロセッサ６１０を含むオンチップシステム６２２を含んでいる。特定の一実施形態においては、デジタル信号プロセッサ６１０は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図６は、デジタル信号プロセッサ６１０とディスプレイ６２８とに結合されるディスプレイコントローラ６２６も示している。さらに、入力デバイス６３０が、デジタル信号プロセッサ６１０に結合される。図に示されるように、メモリ６３２が、デジタル信号プロセッサ６１０に結合される。さらに、コーダ／デコーダ(coder/decoder)（ＣＯＤＥＣ）６３４が、デジタル信号プロセッサ６１０に結合されることができる。スピーカ６３６とマイクロフォン６３８が、ＣＯＤＥＣ６３０に結合されることができる。
【００５２】
図６はまた、ワイヤレスコントローラ６４０が、デジタル信号プロセッサ６１０とワイヤレスアンテナ６４２に結合されることができることも示している。特定の一実施形態においては、電源６４４が、オンチップシステム６２２に結合される。さらに、特定の一実施形態においては、図６に示されるように、ディスプレイ６２８、入力デバイス６３０、スピーカ６３６、マイクロフォン６３８、ワイヤレスアンテナ６４２、および電源６４４は、オンチップシステム６２２の外部にある。しかしながら、おのおのは、オンチップシステム６２２のコンポーネントに結合される。
【００５３】
特定の一実施形態においては、デジタル信号プロセッサ６１０は、ポータブル通信デバイス６００の様々なコンポーネントによって必要とされる機能およびオペレーションを実行するために必要なプログラムに関連する命令を処理することができる。例えば、ワイヤレス通信セッションがワイヤレスアンテナを経由して確立されるときに、ユーザが、マイクロフォン６３８へと話しかけることができる。ユーザの音声を表す電子信号は、符号化されるようにＣＯＤＥＣ６３４に送信されることができる。デジタル信号プロセッサ６１０は、ＣＯＤＥＣ６３４がマイクロフォンからの電子信号を符号化するようにデータ処理を実行することができる。さらに、ワイヤレスアンテナ６４２を経由して受信される着信信号は、復号化され、スピーカ６３６に送られるようにワイヤレスコントローラ６４０によってＣＯＤＥＣ６３４へと送られることができる。デジタル信号プロセッサ６１０はまた、ワイヤレスアンテナ６４２を経由して受信される信号を復号化するときに、ＣＯＤＥＣ６３４についてのデータ処理を実行することもできる。
【００５４】
さらに、ワイヤレス通信セッションの前に、ワイヤレス通信セッション中に、あるいはワイヤレス通信セッションの後に、デジタル信号プロセッサ６１０は、入力デバイス６３０から受信される入力を処理することができる。例えば、ワイヤレス通信セッション中に、ユーザは、ポータブル通信デバイス６００のメモリ６３２内に埋め込まれたウェブブラウザを経由してインターネットをサーフィンするために、入力デバイス６３０とディスプレイ６２８を使用していることができる。プログラムに関連する命令の多くは、１つまたは複数のクロックサイクル中に同時に実行されることができる。ＤＳＰ６１０は、単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００５５】
図７を参照すると、ワイヤレス電話の例示の非限定的な一実施形態が示され、全体的に７００と指定される。図に示されるように、ワイヤレス電話７００は、一緒に結合されたデジタルベースバンドプロセッサ７１０とアナログベースバンドプロセッサ７２６を含むオンチップシステム７２２を含んでいる。特定の一実施形態においては、デジタルベースバンドプロセッサ７１０は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図７に示されるように、ディスプレイコントローラ７２８とタッチスクリーンコントローラ７３０が、デジタルベースバンドプロセッサ７１０に結合される。次に、オンチップシステム７２２の外部のタッチスクリーンディスプレイ７３２が、ディスプレイコントローラ７２８とタッチスクリーンコントローラ７３０に結合される。
【００５６】
図７はさらに、ビデオエンコーダ７３４、例えば位相反転線(phase alternating line)（ＰＡＬ）エンコーダ、順次式カラーメモリ(sequential couleur a memoire)（ＳＥＣＡＭ）エンコーダ、またはナショナルテレビジョンシステム委員会(national television system(s) committee)（ＮＴＳＣ）エンコーダが、デジタルベースバンドプロセッサ７１０に結合されることを示している。さらに、ビデオ増幅器７３６が、ビデオエンコーダ７３４とタッチスクリーンディスプレイ７３２とに結合される。また、ビデオポート７３８も、ビデオ増幅器７３６に結合される。図７に示されるように、ユニバーサルシリアルバス(universal serial bus)（ＵＳＢ）コントローラ７４０が、デジタルベースバンドプロセッサ７１０に結合される。また、ＵＳＢポート７４２も、ＵＳＢコントローラ７４０に結合される。メモリ７４４と加入者アイデンティティモジュール(subscriber identity module)（ＳＩＭ）カード７４６もまた、デジタルベースバンドプロセッサ７１０に結合されることができる。さらに、図７に示されるように、デジタルカメラ７４８も、デジタルベースバンドプロセッサ７１０に結合されることができる。例示の一実施形態においては、デジタルカメラ７４８は、電荷結合素子(charge-coupled device)（ＣＣＤ）カメラ、または相補形金属酸化膜半導体(complementary metal-oxide semiconductor)（ＣＭＯＳ）カメラである。
【００５７】
図７にさらに示されるように、ステレオオーディオＣＯＤＥＣ７８０が、アナログベースバンドプロセッサ７２６に結合されることができる。さらに、オーディオ増幅器７８２が、ステレオオーディオＣＯＤＥＣ７８０に結合されることができる。例示の一実施形態においては、第１のステレオスピーカ７８４と第２のステレオスピーカ７８６が、オーディオ増幅器７８２に結合される。図７は、マイクロフォン増幅器７８８が、ステレオオーディオＣＯＤＥＣ７８０結合されることもできることを示している。さらに、マイクロフォン７６０が、マイクロフォン増幅器７８８に結合されることができる。特定の一実施形態においては、周波数変調(frequency modulation)（ＦＭ）ラジオチューナ(radio tuner)７６２が、ステレオオーディオＣＯＤＥＣ７８０に結合されることができる。また、ＦＭアンテナ７６４が、ＦＭラジオチューナ７６２に結合される。さらに、ステレオヘッドホン７６６が、ステレオオーディオＣＯＤＥＣ７８０に結合されることができる。
【００５８】
図７はさらに、無線周波数（ＲＦ）トランシーバ７６８が、アナログベースバンドプロセッサ７２６に結合されることができることを示している。ＲＦスイッチ７７０が、ＲＦトランシーバ７６８とＲＦアンテナ７７２とに結合されることができる。図７に示されるように、キーパッド７７４が、アナログベースバンドプロセッサ７２６に結合されることができる。また、マイクロフォン７７６を有するモノラルヘッドセット(mono headset)も、アナログベースバンドプロセッサ７２６に結合されることができる。さらに、バイブレータデバイス７７８も、アナログベースバンドプロセッサ７２６に結合されることができる。図７は、電源７８０が、オンチップシステム７２２に結合されることができることも示している。特定の一実施形態においては、電源７８０は、電力を必要とするワイヤレス電話７００の様々なコンポーネントに対して電力を供給する直流(direct current)（ＤＣ）電源である。さらに特定の一実施形態においては、電源は、再充電可能なＤＣバッテリ、あるいは交流(alternating current)（ＡＣ）から、ＡＣ電源に接続されたＤＣトランス(DC transformer)へと誘導されるＤＣ電源である。
【００５９】
特定の一実施形態においては、図７に示されるように、タッチスクリーンディスプレイ７３２と、ビデオポート７３８と、ＵＳＢポート７４２と、カメラ７４８と、第１のステレオスピーカ７８４と、第２のステレオスピーカ７８６と、マイクロフォン７６０と、ＦＭアンテナ７６４と、ステレオヘッドホン７６６と、ＲＦスイッチ７７０と、ＲＦアンテナ７７２と、キーパッド７７４と、モノラルヘッドセット７７６と、バイブレータ７７８と、電源７８０は、オンチップシステム７２２の外部にある。デジタルベースバンドプロセッサ（ＤＳＰ）７１０は、信号に対して単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００６０】
図８を参照すると、ワイヤレスインターネットプロトコル（ＩＰ）電話の例示の非限定的な一実施形態が、示され、全体的に８００と指定される。図に示されるように、ワイヤレスＩＰ電話８００は、デジタル信号プロセッサ（ＤＳＰ）８０４を含むオンチップシステム８０２を含んでいる。特定の一実施形態においては、デジタル信号プロセッサ８０４は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図８に示されるように、ディスプレイコントローラ８０６が、ＤＳＰ８０４に結合され、ディスプレイ８０８が、ディスプレイコントローラ８０６に結合される。例示の一実施形態においては、ディスプレイ８０８は、液晶ディスプレイ（ＬＣＤ）である。図８はさらに、キーパッド８１０が、ＤＳＰ８０４に結合されることができることを示している。
【００６１】
さらに図８に示されるように、フラッシュメモリ８１２は、ＤＳＰ８０４に結合されることができる。シンクロナスダイナミックランダムアクセスメモリ(synchronous dynamic random access memory)（ＳＤＲＡＭ）８１４と、スタティックランダムアクセスメモリ(static random access memory)（ＳＲＡＭ）８１６と、電気的消去可能プログラマブル読取り専用メモリ(electrically erasable programmable read only memory)（ＥＥＰＲＯＭ）８１８も、ＤＳＰ８０４に結合されることができる。図８は、発光ダイオード(light emitting diode)（ＬＥＤ）８２０が、ＤＳＰ８０４に結合されることができることも示している。さらに、特定の一実施形態においては、音声ＣＯＤＥＣ８２２も、ＤＳＰ８０４に結合されることができる。増幅器８２４が、音声ＣＯＤＥＣ８２２に結合されることができ、モノラルスピーカ(mono speaker)８２６が、増幅器８２４に結合されることができる。図８はさらに、モノラルヘッドセット８２８が、音声ＣＯＤＥＣ８２２に結合されることもできることを示している。特定の一実施形態においては、モノラルヘッドセット８２８は、マイクロフォンを含んでいる。
【００６２】
図８は、ワイヤレスローカルエリアネットワーク(wireless local area network)（ＷＬＡＮ）ベースバンドプロセッサ８３０が、ＤＳＰ８０４に結合されることができることも示している。ＲＦトランシーバ８３２が、ＷＬＡＮベースバンドプロセッサ８３０に結合されることができ、ＲＦアンテナ８３４が、ＲＦトランシーバ８３２に結合されることができる。特定の一実施形態においては、Ｂｌｕｅｔｏｏｔｈ(登録商標)コントローラ(Bluetooth controller)８３６が、ＤＳＰ８０４に結合されることもでき、Ｂｌｕｅｔｏｏｔｈアンテナ(Bluetooth antenna)８３８が、コントローラ８３６に結合されることができる。図８はまた、ＵＳＢポート８４０が、ＤＳＰ８０４に結合されることもできることも示している。さらに、電源８４２が、オンチップシステム８０２に結合され、オンチップシステム８０２を経由してワイヤレスＩＰ電話８００の様々なコンポーネントに電力を供給する。
【００６３】
特定の一実施形態においては、図８に示されるように、ディスプレイ８０８と、キーパッド８１０と、ＬＥＤ８２０と、モノラルスピーカ８２６と、モノラルヘッドセット８２８と、ＲＦアンテナ８３４と、Ｂｌｕｅｔｏｏｔｈアンテナ８３８と、ＵＳＢポート８４０と、電源８４２は、オンチップシステム８０２の外部にある。しかしながら、これらのコンポーネントのおのおのは、オンチップシステムの１つまたは複数のコンポーネントに結合される。ＤＳＰ８０４は、信号に対して単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００６４】
図９は、全体的に９００と指定される携帯型個人情報端末(portable digital assistant)（ＰＤＡ）の例示の非限定的な一実施形態を示している。図に示されるように、ＰＤＡ９００は、デジタル信号プロセッサ（ＤＳＰ）９０４を含むオンチップシステム９０２を含んでいる。特定の一実施形態においては、デジタル信号プロセッサ９０４は、図１に示され、ここにおいて説明されるＶＬＩＷデジタル信号プロセッサなどのＶＬＩＷデジタル信号プロセッサである。図９に示されるように、タッチスクリーンコントローラ９０６とディスプレイコントローラ９０８が、ＤＳＰ９０４に結合される。さらに、タッチスクリーンディスプレイが、タッチスクリーンコントローラ９０６に、そしてディスプレイコントローラ９０８に結合される。図９は、キーパッド９１２が、ＤＳＰ９０４に結合されることができることも示している。
【００６５】
さらに図９に示されるように、フラッシュメモリ９１４が、ＤＳＰ９０４に結合されることもできる。また、読取り専用メモリ（ＲＯＭ）９１６と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）９１８と、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）９２０が、ＤＳＰ９０４に結合されることもできる。図９はまた、赤外線データ協会(infrared data association)（ＩｒＤＡ）ポート９２２が、ＤＳＰ９０４に結合されることができることも示している。さらに、特定の一実施形態においては、デジタルカメラ９２４が、ＤＳＰ９０４に結合されることもできる。
【００６６】
図９に示されるように、特定の一実施形態においては、ステレオオーディオＣＯＤＥＣ９２６が、ＤＳＰ９０４に結合されることができる。第１のステレオ増幅器９２８が、ステレオオーディオＣＯＤＥＣ９２６に結合されることができ、第１のステレオスピーカ９３０が、第１のステレオ増幅器９２８に結合されることができる。さらに、マイクロフォン増幅器９３２が、ステレオオーディオＣＯＤＥＣ９２６に結合されることができ、マイクロフォン９３４が、マイクロフォン増幅器９３２に結合されることができる。図９はさらに、第２のステレオ増幅器９３６が、ステレオオーディオＣＯＤＥＣ９２６に結合されることができ、第２のステレオスピーカ９３８が、第２のステレオ増幅器９３６に結合されることができることを示している。特定の一実施形態においては、ステレオヘッドホン９４０は、ステレオオーディオＣＯＤＥＣ９２６に結合されることもできる。
【００６７】
図９はまた、８０２．１１コントローラ９４２が、ＤＳＰ９０４に結合されることができ、８０２．１１アンテナ９４４が、８０２．１１コントローラ９４２に結合されることができることも示している。さらに、Ｂｌｕｅｔｏｏｔｈコントローラ９４６が、ＤＳＰ９０４に結合されることができ、Ｂｌｕｅｔｏｏｔｈアンテナ９４８が、Ｂｌｕｅｔｏｏｔｈコントローラ９４６に結合されることができる。図９に示されるように、ＵＳＢコントローラ９８０が、ＤＳＰ９０４に結合されることができ、ＵＳＢポート９８２が、ＵＳＢコントローラ９８０に結合されることができる。さらに、スマートカード９８４、例えばマルチメディアカード(multimedia card)（ＭＭＣ）またはセキュアデジタルカード(secure digital card)（ＳＤ）が、ＤＳＰ９０４に結合されることができる。さらに、図９に示されるように、電源９８６が、オンチップシステム９０２に結合されることができ、オンチップシステム９０２を経由してＰＤＡ９００の様々なコンポーネントに電力を供給することができる。
【００６８】
特定の一実施形態においては、図９に示されるように、ディスプレイ９１０と、キーパッド９１２と、ＩｒＤＡポート９２２と、デジタルカメラ９２４と、第１のステレオスピーカ９３０と、マイクロフォン９３４と、第２のステレオスピーカ９３８と、ステレオヘッドホン９４０と、８０２．１１アンテナ９４４と、Ｂｌｕｅｔｏｏｔｈアンテナ９４８と、ＵＳＢポート９８２と、電源９８０は、オンチップシステム９０２の外部にある。しかしながら、これらのコンポーネントのおのおのは、オンチップシステム上の１つまたは複数のコンポーネントに結合される。ＤＳＰ９０４は、信号に対して単一ステージ離散コサイン変換オペレーションを実行するために利用されることができる。
【００６９】
当業者は、ここにおいて開示される実施形態に関連して説明される、様々な例示の論理ブロック、コンフィギュレーション、モジュール、回路、およびアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェア、または両者の組合せとしてインプリメントされることができることをさらに認識するであろう。ハードウェアとソフトウェアのこの互換性を明らかに示すために、様々な例示のコンポーネント、ブロック、コンフィギュレーション、モジュール、回路、およびステップが、それらの機能の観点から一般的に上記されている。そのような機能がハードウェアとしてインプリメントされるか、あるいはソフトウェアとしてインプリメントされるかは、特定のアプリケーションと、全体的なシステムに課される設計制約条件とに依存する。当業者は、特定のアプリケーションごとに変化する方法で説明される機能をインプリメントすることができるが、そのようなインプリメンテーションの決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。
【００７０】
ここにおいて開示される実施形態に関連して説明される方法またはアルゴリズムのステップは、ハードウェアの形で直接に、プロセッサによって実行されるソフトウェアモジュールの形で、あるいはそれら２つの組合せの形で実施されることができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、着脱可能ディスク、ＣＤ−ＲＯＭ、あるいは当技術分野において知られている他の任意の形態のストレージ媒体の中に存在することができる。例示のストレージ媒体は、プロセッサがストレージ媒体から情報を読み取り、ストレージ媒体に情報を書き込むことができるように、プロセッサに結合される。代替案においては、ストレージ媒体は、プロセッサと一体化されていてもよい。プロセッサとストレージ媒体は、ＡＳＩＣの中に存在していてもよい。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末の中に存在することができる。代替案においては、プロセッサとストレージ媒体は、コンピューティングデバイスまたはユーザ端末の中の個別コンポーネントとして存在することもできる。
【００７１】
開示された実施形態の以上の説明は、いずれの当業者も本開示を作りまたは使用することを可能とするために提供されている。これらの実施形態の様々な修正は当業者には容易に明らかであり、そして、ここに定義された包括的な原理は、本開示の精神或いは範囲を逸脱することなく他の実施形態に適用されることが出来る。従って、本開示は、ここに示された実施形態に限定されるように意図されてはおらず、ここに開示された原理及び新規な特徴と整合する最も広い範囲が与えられるべきものである。
【図面の簡単な説明】
【００７２】
【図１】信号に対して単一ステージの離散コサイン変換（ＤＣＴ）オペレーションを実行するように適合された超長命令語（ＶＬＩＷ）デジタル信号プロセッサ（ＤＳＰ）を示すブロック図である。
【図２】図１に示されるＶＬＩＷプロセッサなどのＶＬＩＷプロセッサを使用して離散コサイン変換（ＤＣＴ）オペレーションを実行する方法を示す全体的な図である。
【図３】ＶＬＩＷプロセッサを使用してＤＣＴオペレーションを実行する方法を示す流れ図である。
【図４】ＶＬＩＷデジタル信号プロセッサ（ＤＳＰ）を組み込んだ通信デバイスのブロック図である。
【図５】図４に示されるＶＬＩＷ ＤＳＰなどのＶＬＩＷ ＤＳＰを使用して１次元の８×８のＤＣＴオペレーションを実行する方法を示す流れ図である。
【図６】デジタル信号プロセッサを組み込んだポータブル通信デバイスの全体的な図である。
【図７】デジタル信号プロセッサを組み込んだ例示のワイヤレス電話の全体的な図である。
【図８】デジタル信号プロセッサを組み込んだ例示のワイヤレスインターネットプロトコル電話の全体的な図である。
【図９】デジタル信号プロセッサを組み込んだ例示の携帯型個人情報端末の全体的な図である。
【特許請求の範囲】
【請求項１】
離散コサイン変換オペレーションを実行する単一ステージの計算方法であって、
デジタル信号プロセッサを使用して、複数の超長命令語（ＶＬＩＷ）を実行することにより前記離散コサイン変換オペレーションを実行すること、
を備え、
前記複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、前記第１の数は、前記第２の数よりも大きい、
方法。
【請求項２】
前記離散コサイン変換オペレーションは、８ポイントのデータセットに対して実行される、請求項１に記載の方法。
【請求項３】
前記離散コサイン変換オペレーションは、８×８ポイントの行列データセットに対して実行される、請求項１に記載の方法。
【請求項４】
前記複数のＶＬＩＷ命令は、前記離散コサイン変換が単一ステージの実行で実行されることができるように、データ依存性がない、請求項１に記載の方法。
【請求項５】
前記離散コサイン変換オペレーションを実行することは、
中間行列を生成するために入力行列データセットの各列に対して１次元の８ポイントのＤＣＴ変換オペレーションを適用することと、
変換された行列データセットを生成するために前記中間行列の各行に対して前記の１次元の８ポイントのＤＣＴ変換を適用することと、
を備える、請求項１に記載の方法。
【請求項６】
前記第１の数の乗算は、３０個の乗算オペレーションを備え、そして、前記第２の数の加算は、１２個の加算を備える、請求項１に記載の方法。
【請求項７】
離散コサイン変換オペレーションを実行する方法であって、
入力データセットを受け取ることと、
変換されたデータセットを生成するために前記入力データセットに対して単一ステージ離散コサイン変換オペレーションを実行するために複数の超長命令語を実行することにより前記入力データセットを処理することと、
を備える方法。
【請求項８】
前記入力データセットを処理することは、
前記入力データセットに関連した複数のスカラを計算することと、
複数の積を生成するためにカーネル行列と前記複数のスカラを乗算することと、
前記変換されたデータセットを生成するために前記複数の積を加算することと
を備える、請求項７に記載の方法。
【請求項９】
前記複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、前記第１の数は、前記第２の数よりも大きい、請求項７に記載の方法。
【請求項１０】
前記入力データセットを受け取ることは、８ポイントのデータセットを受け取ることを備える、請求項７に記載の方法。
【請求項１１】
前記入力データセットを受け取ることは、８×８の行列データセットを受け取ることを備える、請求項７に記載の方法。
【請求項１２】
単一ステージ離散コサイン変換オペレーションを実行するために１組の超長命令語を記憶するメモリと、
入力データセットから変換されたデータセットを生成するために前記１組の超長命令語を実行するように適合されるデジタル信号プロセッサと、
を備える通信デバイス。
【請求項１３】
前記デジタル信号プロセッサは、２つの乗加算オペレーションと、論理演算ユニットオペレーションと、メモリロード／ストアオペレーションとを単一クロックサイクルで実行するように適合される、請求項１２に記載の通信デバイス。
【請求項１４】
前記デジタル信号プロセッサは、ジョイントフォトグラフィックエキスパートグループ（ＪＰＥＧ）フォーマットに応じて圧縮される画像を処理するように適合される、請求項１２に記載の通信デバイス。
【請求項１５】
前記デジタル信号プロセッサは、ムービングピクチャエキスパートグループ（ＭＰＥＧ）フォーマットに応じて圧縮されるビデオを処理するように適合される、請求項１２に記載の通信デバイス。
【請求項１６】
前記デジタル信号プロセッサは、３００クロックサイクルよりも短いうちに８×８の変換を実行する、請求項１２に記載の通信デバイス。
【請求項１７】
前記通信デバイスは、モバイル電話を備える、請求項１２に記載の通信デバイス。
【請求項１８】
前記通信デバイスは、ボイスオーバーインターネットプロトコル（ＶｏＩＰ）電話を備える、請求項１２に記載の通信デバイス。
【請求項１９】
加算オペレーションよりも多くの乗算オペレーションを有する離散コサイン変換（ＤＣＴ）オペレーションを実行する超長命令語（ＶＬＩＷ）の命令セットと、
変換データセットを生成するために入力データセットに対するＤＣＴオペレーションを実行する前記命令セットを実行するように適合されるプロセッサと、
を備えるデジタル信号プロセッサ。
【請求項２０】
前記プロセッサは、単一ステージで前記命令セットを実行する、請求項１９に記載のデジタル信号プロセッサ。
【請求項２１】
前記ＤＣＴオペレーションは、加算オペレーションの２倍の乗算オペレーションを含む、請求項１９に記載のデジタル信号プロセッサ。
【請求項２２】
前記入力データセットは、８×８の行列データセットを備える、請求項１９に記載のデジタル信号プロセッサ。
【請求項２３】
離散コサイン変換（ＤＣＴ）オペレーションを定義する複数の超長命令語（ＶＬＩＷ）を備える１組の命令を記憶するための手段と、
入力データセットを受け取るための手段と、
前記入力データセットに対して前記複数の超長命令語（ＶＬＩＷ）を実行することにより前記離散コサイン変換オペレーションを実行するための手段と、
を備え、前記複数の超長命令語は、第１の数の乗算と、第２の数の加算とを含み、前記第１の数は、前記第２の数よりも大きい、
通信システム。
【請求項２４】
離散コサイン変換オペレーションを実行する単一ステージの計算方法であって、
離散コサイン変換（ＤＣＴ）オペレーションを実行するために複数の超長命令語（ＶＬＩＷ）を複数の基本命令へと分解することと、
前記入力データセットに対して離散コサイン変換（ＤＣＴ）オペレーションを単一ステージで実行するために前記複数の基本命令のうちの少なくとも２つを同時に実行することと、
前記入力データセットに対する前記ＤＣＴオペレーションの性能に関連した変換データセットを生成することと、
を備える方法。
【請求項２５】
前記複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、乗算の前記第１の数は、加算の前記第２の数の少なくとも２倍の大きさである、請求項２４に記載の方法。
【請求項１】
離散コサイン変換オペレーションを実行する単一ステージの計算方法であって、
デジタル信号プロセッサを使用して、複数の超長命令語（ＶＬＩＷ）を実行することにより前記離散コサイン変換オペレーションを実行すること、
を備え、
前記複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、前記第１の数は、前記第２の数よりも大きい、
方法。
【請求項２】
前記離散コサイン変換オペレーションは、８ポイントのデータセットに対して実行される、請求項１に記載の方法。
【請求項３】
前記離散コサイン変換オペレーションは、８×８ポイントの行列データセットに対して実行される、請求項１に記載の方法。
【請求項４】
前記複数のＶＬＩＷ命令は、前記離散コサイン変換が単一ステージの実行で実行されることができるように、データ依存性がない、請求項１に記載の方法。
【請求項５】
前記離散コサイン変換オペレーションを実行することは、
中間行列を生成するために入力行列データセットの各列に対して１次元の８ポイントのＤＣＴ変換オペレーションを適用することと、
変換された行列データセットを生成するために前記中間行列の各行に対して前記の１次元の８ポイントのＤＣＴ変換を適用することと、
を備える、請求項１に記載の方法。
【請求項６】
前記第１の数の乗算は、３０個の乗算オペレーションを備え、そして、前記第２の数の加算は、１２個の加算を備える、請求項１に記載の方法。
【請求項７】
離散コサイン変換オペレーションを実行する方法であって、
入力データセットを受け取ることと、
変換されたデータセットを生成するために前記入力データセットに対して単一ステージ離散コサイン変換オペレーションを実行するために複数の超長命令語を実行することにより前記入力データセットを処理することと、
を備える方法。
【請求項８】
前記入力データセットを処理することは、
前記入力データセットに関連した複数のスカラを計算することと、
複数の積を生成するためにカーネル行列と前記複数のスカラを乗算することと、
前記変換されたデータセットを生成するために前記複数の積を加算することと
を備える、請求項７に記載の方法。
【請求項９】
前記複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、前記第１の数は、前記第２の数よりも大きい、請求項７に記載の方法。
【請求項１０】
前記入力データセットを受け取ることは、８ポイントのデータセットを受け取ることを備える、請求項７に記載の方法。
【請求項１１】
前記入力データセットを受け取ることは、８×８の行列データセットを受け取ることを備える、請求項７に記載の方法。
【請求項１２】
単一ステージ離散コサイン変換オペレーションを実行するために１組の超長命令語を記憶するメモリと、
入力データセットから変換されたデータセットを生成するために前記１組の超長命令語を実行するように適合されるデジタル信号プロセッサと、
を備える通信デバイス。
【請求項１３】
前記デジタル信号プロセッサは、２つの乗加算オペレーションと、論理演算ユニットオペレーションと、メモリロード／ストアオペレーションとを単一クロックサイクルで実行するように適合される、請求項１２に記載の通信デバイス。
【請求項１４】
前記デジタル信号プロセッサは、ジョイントフォトグラフィックエキスパートグループ（ＪＰＥＧ）フォーマットに応じて圧縮される画像を処理するように適合される、請求項１２に記載の通信デバイス。
【請求項１５】
前記デジタル信号プロセッサは、ムービングピクチャエキスパートグループ（ＭＰＥＧ）フォーマットに応じて圧縮されるビデオを処理するように適合される、請求項１２に記載の通信デバイス。
【請求項１６】
前記デジタル信号プロセッサは、３００クロックサイクルよりも短いうちに８×８の変換を実行する、請求項１２に記載の通信デバイス。
【請求項１７】
前記通信デバイスは、モバイル電話を備える、請求項１２に記載の通信デバイス。
【請求項１８】
前記通信デバイスは、ボイスオーバーインターネットプロトコル（ＶｏＩＰ）電話を備える、請求項１２に記載の通信デバイス。
【請求項１９】
加算オペレーションよりも多くの乗算オペレーションを有する離散コサイン変換（ＤＣＴ）オペレーションを実行する超長命令語（ＶＬＩＷ）の命令セットと、
変換データセットを生成するために入力データセットに対するＤＣＴオペレーションを実行する前記命令セットを実行するように適合されるプロセッサと、
を備えるデジタル信号プロセッサ。
【請求項２０】
前記プロセッサは、単一ステージで前記命令セットを実行する、請求項１９に記載のデジタル信号プロセッサ。
【請求項２１】
前記ＤＣＴオペレーションは、加算オペレーションの２倍の乗算オペレーションを含む、請求項１９に記載のデジタル信号プロセッサ。
【請求項２２】
前記入力データセットは、８×８の行列データセットを備える、請求項１９に記載のデジタル信号プロセッサ。
【請求項２３】
離散コサイン変換（ＤＣＴ）オペレーションを定義する複数の超長命令語（ＶＬＩＷ）を備える１組の命令を記憶するための手段と、
入力データセットを受け取るための手段と、
前記入力データセットに対して前記複数の超長命令語（ＶＬＩＷ）を実行することにより前記離散コサイン変換オペレーションを実行するための手段と、
を備え、前記複数の超長命令語は、第１の数の乗算と、第２の数の加算とを含み、前記第１の数は、前記第２の数よりも大きい、
通信システム。
【請求項２４】
離散コサイン変換オペレーションを実行する単一ステージの計算方法であって、
離散コサイン変換（ＤＣＴ）オペレーションを実行するために複数の超長命令語（ＶＬＩＷ）を複数の基本命令へと分解することと、
前記入力データセットに対して離散コサイン変換（ＤＣＴ）オペレーションを単一ステージで実行するために前記複数の基本命令のうちの少なくとも２つを同時に実行することと、
前記入力データセットに対する前記ＤＣＴオペレーションの性能に関連した変換データセットを生成することと、
を備える方法。
【請求項２５】
前記複数の超長命令語は、第１の数の乗算と第２の数の加算とを含み、乗算の前記第１の数は、加算の前記第２の数の少なくとも２倍の大きさである、請求項２４に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２００９−５１６２３８（Ｐ２００９−５１６２３８Ａ）
【公表日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願番号】特願２００８−５３４７４５（Ｐ２００８−５３４７４５）
【出願日】平成１８年１０月５日（２００６．１０．５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３９２７９
【国際公開番号】ＷＯ２００７／０４４５９８
【国際公開日】平成１９年４月１９日（２００７．４．１９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願日】平成１８年１０月５日（２００６．１０．５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３９２７９
【国際公開番号】ＷＯ２００７／０４４５９８
【国際公開日】平成１９年４月１９日（２００７．４．１９）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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