【課題】他のコアプロセッサが初期化したＩ／Ｏ装置に対するＩ／Ｏ要求を受けた場合であっても、コアプロセッサがそのＩ／Ｏ要求に対応することができるようにすること。
【解決手段】Ｉ／Ｏ制御装置１において、マルチコアプロセッサ６と、マルチコアプロセッサ６のうち、ＳＡＳコントローラ１ｄ、ＤＭＡコントローラ１ｅの初期化を行ったコアプロセッサ１ｂ、１ｃの識別情報を記憶する記憶手段３ａと、を備え、コアプロセッサ１ｂ、１ｃと異なるコアプロセッサ１ａがＳＡＳコントローラ１ｄについてのＩ／Ｏ要求を受けると、コアプロセッサ１ａは、記憶手段３ａを参照して特定される、コアプロセッサ１ｂに対して、Ｉ／Ｏ要求の処理を依頼する。 （もっと読む）

【課題】異なる複数の優先度レベルのトランザクション要求をサポートする集積回路内における処理リソース割振りを実現すること。
【解決手段】集積回路２は、複数のトランザクションソース６、８、１０、１２、１４、１６、１８および２０を含み、トランザクションソースは、関連付けられたＰＯＣ／ＰＯＳ３０および３４を各々が有する共有キャッシュ２２および２４とリングベースの相互接続３０を介して通信し、要求サービング回路として働く。要求サービング回路は、異なる複数のトランザクションに割り振ることができる処理リソース３６のセットを有する。これらの処理リソースは、動的に、または静的に割り振ることができる。静的割振りは、選択アルゴリズムに依存して行うことができる。この選択アルゴリズムは、入力変数のうちの１つとしてサービス品質値／優先度レベルを使用することができる。 （もっと読む）

【課題】各デバイス間の通信を効率よく中継する。
【解決手段】マスターデバイス４０とそれに対するスレーブデバイスとしての第１のスレーブデバイス５０とを接続してデバイス間の通信を中継するクロスバースイッチ４５と、マスターデバイス４０および第１のスレーブデバイス５０に対するスレーブデバイスとしての第２のスレーブデバイス６０と第１のスレーブデバイス５０とを接続してデバイス間の通信を中継する多段ブリッジ５５とを備えて、クロスバースイッチ４５と多段ブリッジ５５との接続を介してマスターデバイス４０と第２のスレーブデバイス６０とを接続してデバイス間の通信を中継するから（経路（３））、各デバイス間の通信において通信対象となるデバイス以外のデバイスを経由する必要がなく、各デバイス間の通信を効率よく中継することができる。 （もっと読む）

【課題】データプロセッサがメモリインタフェースとは別にデータ転送を行うためのデータ転送インタフェースを実現するデータ処理システムを提供する。
【解決手段】一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。これにより、データプロセッサは、実行中のプログラムを中断することなく、別のデータプロセッサの周辺機能等を使うことが可能となる。要するに、一のデータプロセッサは別のデータプロセッサの周辺リソースを共有することが可能になる。 （もっと読む）

【解決手段】 一部の実施形態によると、複数のプロセッサコアを含むシステムの動的ハードウェア再構成を実行するために用いられるシステム再構成用のコードおよびデータをキャッシュして、動的ハードウェア再構成の間、直接メモリアクセスまたは間接メモリアクセスを禁止する。複数のプロセッサコアのうち一のプロセッサコアが、キャッシュされたシステム再構成用のコードおよびデータを実行して、ハードウェアを動的に再構成する。他の実施形態も説明および請求している。 （もっと読む）

データ処理装置のためのインターコネクト回路機構が開示される。このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスが、少なくとも１つの受信デバイスにアクセスする際に経由することができる、データルートを提供するように構成され、このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスからトランザクション要求を受信するための、少なくとも１つの入力と、少なくとも１つの受信デバイスにトランザクション要求を出力するための、少なくとも１つの出力と、少なくとも１つの入力と少なくとも１つの出力との間でトランザクション要求を送信するための、少なくとも１つの経路と、受信されたトランザクション要求を、少なくとも１つの入力から少なくとも１つの出力へルーティングするための制御回路機構とを含み、この制御回路機構が、バリアトランザクション要求に応答して、少なくとも１つの経路のうちの１つに沿って通過するトランザクション要求のストリーム内部のバリアトランザクション要求に対しての、少なくとも一部のトランザクション要求の順序付けを、トランザクション要求のストリーム内のバリアトランザクション要求の後に発生する少なくとも一部のトランザクション要求に対しての、トランザクション要求のストリーム内のバリアトランザクション要求の前に発生する少なくとも一部のトランザクション要求の順序変更を許可しないことによって、維持するように構成され、この制御回路機構が、応答信号生成器を含み、この応答信号生成器は、バリアトランザクション要求の受信に応答して、応答信号を発行し、この応答信号は、バリアトランザクション要求に応答して遅延されたいずれかのトランザクション要求が更に先へ送信され得ることを、上流のブロッキング回路機構に指示する。
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データ処理装置のためのインターコネクト回路機構が開示される。このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスが、少なくとも１つの受信デバイスにアクセスする際に経由することができる、データルートを提供するように構成され、このインターコネクト回路機構は、少なくとも１つのイニシエータデバイスからトランザクション要求を受信するための、少なくとも１つの入力と、少なくとも１つの受信デバイスにトランザクション要求を出力するための、少なくとも１つの出力と、少なくとも１つの入力と少なくとも１つの出力との間でトランザクション要求を送信するための、少なくとも１つの経路と、受信されたトランザクション要求を、少なくとも１つの入力から少なくとも１つの出力へルーティングするための制御回路機構とを含み、この制御回路機構が、バリアトランザクション要求に応答して、少なくとも１つの経路のうちの１つに沿って通過するトランザクション要求のストリーム内部のバリアトランザクション要求に対しての、少なくとも一部のトランザクション要求の順序付けを、トランザクション要求のストリーム内のバリアトランザクション要求の後に発生する少なくとも一部のトランザクション要求に対しての、トランザクション要求のストリーム内のバリアトランザクション要求の前に発生する少なくとも一部のトランザクション要求の順序変更を許可しないことによって、維持するように構成され、このバリアトランザクション要求は、トランザクション要求のストリーム内部のトランザクション要求のうちのいずれが、順序付けが維持されるべき少なくとも一部のトランザクション要求を含むかを指示する、指示子を含む。
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【課題】複数のプロセッサノードと複数のＩＯノード間に、入出力データを交換するノード制御装置を設けることにより、多数の入出力装置を利用可能にする。
【解決手段】ノード制御装置のポート入力部３００では、レジスタ４００にＩＯ空間のマップ先のメモリ空間のベースアドレスを、テーブル４０１にはＩＯ空間のＩＯ空間番号及びアドレスレンジを、それぞれ設定する。テーブル４０１には、また、ＩＯノードに接続するＩＯデバイスに割り当てられるＩＯ空間が、メモリにマップされたＩＯ空間なのか、それともメモリにマップされたＩＯ空間ではないのかを示す識別フラグを設定する。ＩＯ空間アクセス検出回路４０２は、対応するプロセッサノードから入力するフリット信号３３０のコマンドコード及びアドレスをデコードして、ＩＯ空間へのアクセスであることを検出して出力し、ターゲットのＩＯノードのノードＩＤを検出して出力する。 （もっと読む）

【課題】ハイブリッドコンピュータシステムを提供する。
【解決手段】ハイブリッドコンピュータシステムを提供し、第１、第２コンピュータ装置を有する。第１コンピュータ装置は、接続ユニットにより、第２コンピュータ装置上に設置される。第１コンピュータ装置と第２コンピュータ装置が分離された時、それぞれ単独に稼働、動作する。第１、第２コンピュータ装置は、マスタースレーブ構造中で互いに通信し、単一システムに結合する。第１、第２コンピュータ装置の周辺機器は共有され、第１、第２コンピュータ装置は、マスター／スレーブシステム、或いは、スレーブ／マスターシステムである。 （もっと読む）

【課題】ユーザごとまたはサービスごとにことなる仮想環境を構築するとともに高速にデータ・ストリーム処理をおこなう。
【解決手段】ネットワークに接続されるパケット処理装置であって、前記パケット処理装置は、複数のプロセッサ・コアと、前記複数のプロセッサ・コアに接続されるメモリと、を備え、プログラムのロード要求を受信すると、前記複数のプロセッサ・コアのうち、まだプログラムがロードされていないプロセッサ・コアを選択し、前記選択されたプロセッサ・コアに前記プログラムをロードし、前記ロード要求によって指定された属性情報と、前記プログラムがロードされたプロセッサ・コアと、を対応付ける第１の対応付け情報を保持し、パケットを受信すると、前記受信したパケットに対応する属性情報を特定し、前記受信したパケットを、前記特定された属性情報に対応するプロセッサ・コアに転送する。 （もっと読む）

【課題】バスシステムを効率的に使用できる半導体集積回路装置および半導体集積回路装置の動作方法を提供すること。
【解決手段】ステータス情報が書き込まれるステータスレジスタおよび更新要求が書き込まれる更新制御レジスタを含むレジスタ部を有し、更新制御レジスタに更新要求が書き込まれた場合にステータスレジスタの更新を行うＣＰＵ１００、２００、およびＩ／Ｏ３００に対し、ステータスレジスタに記憶されるステータス情報を読み出しかつ更新制御レジスタに更新要求を書き込むための拡張ロード命令を実行できるように、ＣＰＵ１００、２００、バスシステムおよびＩ／Ｏ３００を構成した。 （もっと読む）

【課題】Ｉ／Ｏ処理速度を改良するため、２以上のプロセッサが効率的に通信することが可能なメッセージ交換システムを提供する。
【解決手段】第１のＲＡＭ108Aと、第２のＲＡＭ108Bと、第１のＲＡＭに結合された第１のプロセッサ114Aと、第２のＲＡＭに結合された第２のプロセッサ１１４Bとを有するシステムである。第１のＲＡＭは少なくとも２つのエンジン102A、104AからのＩ／Ｏ完了を記憶するように構成されている。第２のＲＡＭもまた少なくとも２つのエンジンからのＩ／Ｏ完了を記憶するように構成されている。全てのエンジンがアクチブであるとき、システムはエンジンから第１および第２のＲＡＭへＩ／Ｏ完了を書込む。第１のプロセッサは第１のＲＡＭに記憶されているＩ／Ｏ完了を処理する。第２のプロセッサは第２のＲＡＭに記憶されているＩ／Ｏ完了を処理する。 （もっと読む）

【課題】マルチプロセッサ環境で、個々のプロセッサに処理をアサインするためのクラスタ生成の際に、繰り返し実行される処理の高速化を図る。
【解決手段】フルビークル・シミュレーション・システムなどの場合、強連結成分によってクラスタを形成すると、１つのクラスタ中にブロックが、所定の個数以上あるとか、１つのクラスタの期待される処理時間が、所定の閾値を超えるなどの肥大クラスタであると同定されたクラスタに対しては、展開(unrolling)処理が適用され、肥大クラスタの処理を複数個コピーして、それを個別のプロセッサに割当てる。これにより、複数のプロセッサ上でパイプライン的に処理が進み、処理を高速化できるが、繰り返し実行される肥大クラスタのある一回の処理結果が、それ以前の処理結果に依存することがある場合には、実行に必要な入力などの値は、ある予測に基づき生成し、肥大クラスタを投機的に実行する。 （もっと読む）

【課題】
読み取りのパフォーマンスを改善するためのシステム、方法、および装置を提供する。
【解決手段】
リード完了内にオーダリング属性を設定することによって、リード完了のオーダリングを緩和する方法およびシステムが提供される。緩和されたオーダリングによって、リード完了が待機中の書き込みを迂回することが可能になる。 （もっと読む）

【課題】高性能なネットワーキングおよび通信アプリケーション等の新しい技術を利用できると同時に高性能機能性も備えるプロセッサを提供する。
【解決手段】プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。データスイッチ相互接続はプロセッサコアのそれぞれに接合されておりプロセッサコア間で情報を手渡すように構成されている。メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 （もっと読む）

【課題】ハイブリッド・コンピューティング環境におけるデータ処理のための方法、装置、および製品を提供する。
【解決手段】ハイブリッド・コンピューティング環境におけるデータ処理であって、このハイブリッド・コンピューティング環境が、ホスト・コンピュータ・アーキテクチャを有するホスト・コンピュータ１１０と、アクセレレータ・アーキテクチャ１０４を有するアクセレレータ・アーキテクチャとを含み、ホスト・コンピュータおよびアクセレレータが、システム・レベル・メッセージ伝達モジュールによって相互にデータ通信を行うように適合され、ホスト・コンピュータ上でホスト・アプリケーション・プロセス１６７が実行している。ホスト・アプリケーション・プロセスの命令で、アクセレレータ上で実行スレッドを開始するステップと、ホスト・アプリケーション・プロセスによってアクセレレータ上で実行スレッドを管理するステップ等を含む。 （もっと読む）

【課題】ＮＵＭＡ構成を持つ情報処理装置におけるメモリアクセスコストの削減を実現する。
【解決手段】共有メモリ型マルチプロセッサシステムのアーキテクチャであるＮＵＭＡ構成を持つ情報処理装置において、デバイスが接続されたノード内のシステムバス上のメモリを、デバイスのアクセスメモリとし、さらに、デバイスの接続されたシステムバス上のプロセッサを、デバイスドライバの設定プロセッサとする。本構成により、デバイス、プロセッサ、デバイスとプロセッサのアクセスメモリが同一のシステムバスに設定され、デバイス利用処理におけるメモリアクセスを１つのシステムバスを介して実行可能となり、メモリアクセスコストの削減が実現する。 （もっと読む）

【課題】コンピュータシステムを構成するＣＰＵや記憶装置などを異なる物理パーティションに割り当て、限られたリソースを効率良く利用する。
【解決手段】ネットワークを介して相互に接続されるＣＰＵと記憶装置が複数の物理パーティションに割り当てられ得るシステムにおいて、ＣＰＵとネットワークの間に、物理パーティションの分割を制御するパーティション制御装置を配置する。パーティション制御装置は、ＣＰＵ又は記憶装置が何れの物理パーティションに属するかを管理するパーティション番号マッピングテーブルと、ＣＰＵからのメモリアクセス要求に含まれるシステムアドレスをデコードして、要求中のシステムアドレスがアドレッシングされている記憶装置を特定するアドレスデコーダと、要求元を示す情報にパーティション制御装置を識別するＩＤを関係付け、システムアドレスを記憶装置内のアドレスに変換するメモリアクセス要求変換部とを有する。 （もっと読む）

【課題】長経路のパケットや、経路上の競合により待たされたパケットによるレイテンシの低下を抑制する優先調停装置及び優先調停方法を提供する。
【解決手段】優先調停システムは、複数のＣＰＵと、複数のＣＰＵからアクセスされる複数のハードウエア資源と、それらの間のルーティングを行う複数のクロスバと、複数のＣＰＵの各々と複数のハードウエア資源の各々とのレイテンシを示すレイテンシ情報を格納する複数のルーティングテーブルとを備える。複数のＣＰＵの各々は、送信パケットを送信先ハードウエア資源に送信するとき、自ＣＰＵのルーティングテーブルにおいて送信先ハードウエア資源に対応するレイテンシ情報を送信パケットに付加する。複数のクロスバの各々は、複数のパケットを受信したとき、レイテンシが大きいパケットを優先的に前記送信先ハードウエア資源の方に送信する優先調停処理を実行する。 （もっと読む）

【課題】新しい技術を利用できると同時に高性能機能性も備えた最新型プロセッサを提供する。
【解決手段】最新型プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。データスイッチ相互接続はプロセッサコアのそれぞれに接合されておりプロセッサコア間で情報を手渡すように構成されている。メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。本発明の１つの実施態様の１つの側面では、データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。 （もっと読む）