プロセッサーシステム
【課題】各デバイス間の通信を効率よく中継する。
【解決手段】マスターデバイス４０とそれに対するスレーブデバイスとしての第１のスレーブデバイス５０とを接続してデバイス間の通信を中継するクロスバースイッチ４５と、マスターデバイス４０および第１のスレーブデバイス５０に対するスレーブデバイスとしての第２のスレーブデバイス６０と第１のスレーブデバイス５０とを接続してデバイス間の通信を中継する多段ブリッジ５５とを備えて、クロスバースイッチ４５と多段ブリッジ５５との接続を介してマスターデバイス４０と第２のスレーブデバイス６０とを接続してデバイス間の通信を中継するから（経路（３））、各デバイス間の通信において通信対象となるデバイス以外のデバイスを経由する必要がなく、各デバイス間の通信を効率よく中継することができる。
【解決手段】マスターデバイス４０とそれに対するスレーブデバイスとしての第１のスレーブデバイス５０とを接続してデバイス間の通信を中継するクロスバースイッチ４５と、マスターデバイス４０および第１のスレーブデバイス５０に対するスレーブデバイスとしての第２のスレーブデバイス６０と第１のスレーブデバイス５０とを接続してデバイス間の通信を中継する多段ブリッジ５５とを備えて、クロスバースイッチ４５と多段ブリッジ５５との接続を介してマスターデバイス４０と第２のスレーブデバイス６０とを接続してデバイス間の通信を中継するから（経路（３））、各デバイス間の通信において通信対象となるデバイス以外のデバイスを経由する必要がなく、各デバイス間の通信を効率よく中継することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のデバイスからなるプロセッサーシステムに関する。
【背景技術】
【０００２】
従来より、この種のプロセッサーシステムとしては、プロセッサーやメモリーコントローラー，Ｉ／Ｏインターフェースなどの複数のデバイスを備え、各デバイスをループ状の通信経路により接続するものが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したようなシステムにおいては、ループ状に接続された複数のデバイスを順に経由しながら情報を転送するため、経由するデバイスの数によっては転送効率が低下して通信速度が遅くなる場合がある。近年、この種のプロセッサーシステムにおいては、搭載される機器の多機能化などに伴って、デバイスの積載数が増加する傾向にあるため、そのような通信速度の問題が顕在化するおそれがある。
【０００５】
本発明のプロセッサーシステムは、各デバイス間の通信を効率よく中継することを主目的とする。
【課題を解決するための手段】
【０００６】
本発明のプロセッサーシステムは、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明のプロセッサーシステムは、
複数のデバイスからなるプロセッサーシステムであって、
マスターデバイスとしての第１のデバイスと、
前記第１のデバイスに対するスレーブデバイスとしての複数の第２のデバイスと、
前記第１のデバイスおよび前記第２のデバイスに対するスレーブデバイスとしての第３のデバイスと、
前記第１のデバイスと前記第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、
前記第２のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段と
を備え、
前記第１の中継手段と前記第２の中継手段との接続を介して前記第１のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする。
【０００８】
この本発明のプロセッサーシステムでは、マスターデバイスとしての第１のデバイスとその第１のデバイスに対するスレーブデバイスとしての第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、第２のデバイスと第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段とを備えて、第１の中継手段と第２の中継手段との接続を介して第１のデバイスと第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする。これにより、各デバイス間の通信において、通信対象となるデバイス以外のデバイスを経由する必要がないから、各デバイス間の通信を効率よく中継することができる。
【０００９】
第３のデバイスとして１つのスレーブデバイスを備える本発明のプロセッサーシステムにおいて、前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、前記第２の中継手段は、外部ポートと内部ポートとが形成された第２の中継器を２つ有し、該２つの第２の中継器を一方の中継器の前記外部ポートを介して前記第２のデバイスに接続すると共に他方の中継器の前記外部ポートを介して前記第３のデバイスに接続し且つ前記内部ポートを介して互いに接続する手段であり、前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第２の中継器のうち前記他方の中継器の外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなるものとすることもできる。こうすれば、第２の中継手段の各中継器における調停の負担を分散させることができるから、第１のデバイスと第３のデバイスとの通信や第２のデバイスと第３のデバイスとの通信をより効率よく中継することができる。
【００１０】
また、第３のデバイスとして１つのスレーブデバイスを備える本発明のプロセッサーシステムにおいて、前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、前記第２の中継手段は、複数の外部ポートが形成された第３の中継器を１つ有し、該外部ポートを前記第３のデバイスと前記第２のデバイスとにそれぞれ接続する手段であり、前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第３の中継器の複数の外部ポートのうち１つの外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなるものとすることもできる。こうすれば、第２の中継手段を簡易な構成とすることができる。
【００１１】
そして、印刷機構により印刷を行なう印刷装置に搭載されてなる本発明のプロセッサーシステムにおいて、前記第１のデバイスは、メインコントローラーを含むデバイスであり、前記第２のデバイスは、前記メインコントローラーからの制御信号を受けて前記印刷機構を制御する印刷機構コントローラーを含むデバイスであり、前記第３のデバイスは、前記メインコントローラーからの制御信号を受けて印刷用のデータが記憶されるメモリーにアクセスするメモリーコントローラーを含むデバイスであるものとすることもできる。
【図面の簡単な説明】
【００１２】
【図１】プリンター１０の構成の概略を示す構成図。
【図２】プロセッサーシステム２０の概略の接続関係図。
【図３】ワイドタイプパケットの一例を示す説明図。
【図４】ナロータイプパケットの一例を示す説明図。
【図５】ライトトランザクション処理のタイミングチャートの一例を示す説明図。
【図６】リードトランザクション処理のタイミングチャートの一例を示す説明図。
【図７】Ｔ−ブリッジ４７とＩ−ブリッジ４９の構成の概略を示す構成図。
【図８】前段ブリッジ５７と後段ブリッジ５９の構成の概略を示す構成図。
【図９】通信経路の一例を示す説明図。
【図１０】変形例のプロセッサーシステム２０ａの概略の接続関係図。
【発明を実施するための形態】
【００１３】
次に、本発明の実施の形態を図面を用いて説明する。図１は、本発明の一実施形態であるプロセッサーシステム２０を備えるプリンター１０の構成の概略を示す構成図であり、図２は、プロセッサーシステム２０の概略の接続関係図である。本実施形態のプリンター１０は、各種制御を司るプロセッサーシステム２０と、用紙Ｓへインクを吐出することにより画像を印刷する印刷機構２９と、原稿に光を照射することにより原稿上の画像を読み取るスキャナー機構３１と、外部機器との間で情報の入出力を行なう通信インターフェース（Ｉ／Ｆ）３３と、一時的にデータを記憶するメモリー３５と、各種プログラムを記憶したＲＯＭ３６と、ユーザーに各種情報を表示したりユーザーが各種操作を行なったりする操作部３７とを備える。
【００１４】
プロセッサーシステム２０は、複数のデバイス（プロセッサー）を図示しない基板上に集積化したものであり、中央演算処理装置としてプリンター１０の主制御を司るＣＰＵ２４と、各デバイスとメモリー３５との間のデータのやり取りをＣＰＵ２４を介さずに制御するダイレクトメモリーアクセス（ＤＭＡ）コントローラー２６と、印刷機構２９を制御する印刷制御部２８と、スキャナー機構３１を制御するスキャナー制御部３０と、通信Ｉ／Ｆ３３を介して外部機器とのデータのやり取りなどのネットワークに関する制御を行なうネットワークコントローラー３２と、メモリー３５に対するデータの書き込みや読み出しを制御するメモリーコントローラー３４とを備え、これらはバス２２を介して電気的に接続されている。ＣＰＵ２４は、操作部３７に表示信号を出力したり、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２に各種制御指令であるリクエストを出力したりする。また、ＣＰＵ２４は、操作部３７からの操作信号を入力したり、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２からの各種の制御信号に対する応答であるレスポンスを入力したりする。なお、ＤＭＡコントローラー２６の制御によりＣＰＵ２４を介さずにメモリー３５（メモリーコントローラー３４）にアクセス可能なデバイスとしては、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２が該当する。
【００１５】
ここで、プロセッサーシステム２０の各デバイスの接続関係について図２に基づいて説明する。なお、図２では、他のデバイスに対してマスターとして機能するＣＰＵ２４やＤＭＡコントローラー２６をマスターデバイス４０（Ｍａｓｔｅｒ０，１）とし、マスターデバイス４０に対してスレーブとして機能すると共にメモリーコントローラー３４に対してマスターとして機能する印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２を第１のスレーブデバイス５０（Ｓｌａｖｅ０，１，２）とし、マスターデバイス４０と第１のスレーブデバイス５０に対してスレーブとして機能するメモリーコントローラー３４を第２のスレーブデバイス６０（Ｓｌａｖｅ３）として図示した。
【００１６】
このプロセッサーシステム２０においては、図２に示すように、マスターデバイス４０側と第１のスレーブデバイス５０側とを接続するクロスバースイッチ４５と、クロスバースイッチ４５を介してマスターデバイス４０側と第２のスレーブデバイス６０側とを接続すると共に第１のスレーブデバイス５０側と第２のスレーブデバイス６０側とを接続する多段ブリッジ５５とを用いて、各デバイスを接続している。なお、これらのクロスバースイッチ４５や多段ブリッジ５５などがバス２２を構成している。また、図示するように、マスターデバイス４０とクロスバースイッチ４５との間にはプロトコルブリッジ７２（Ｐ−Ｂｍ０，Ｐ−Ｂｍ１）が設けられ、クロスバースイッチ４５と第１のスレーブデバイス５０との間にはプロトコルブリッジ７４（Ｐ−Ｂｓ０，Ｐ−Ｂｓ１，Ｐ−Ｂｓ２）が設けられ、第１のスレーブデバイス５０と多段ブリッジ５５との間にはプロトコルブリッジ７６（Ｐ−Ｂｓ３，Ｐ−Ｂｓ４，Ｐ−Ｂｓ５）が設けられ、多段ブリッジ５５と第２のスレーブデバイス６０との間にはプロトコルブリッジ７８（Ｐ−Ｂｓ６）が設けられている。これらの各プロトコルブリッジは、デバイス毎のプロトコルの違いを共通のパケットに変換してクロスバースイッチ４５や多段ブリッジ５５に転送したり、共通のパケットをデバイス毎のプロトコルに変換して各デバイスに転送したりする。
【００１７】
ここで、クロスバースイッチ４５や多段ブリッジ５５で用いられるパケットについて説明する。本実施形態では、目的によりパケットタイプを使い分けることが可能となっており、データ転送用には７３ビットや８０ビットなどのワイドタイプのパケットが用いられ、レジスター設定用には３２ビットや４８ビットなどのナロータイプのパケットが用いられている。図３は、ワイドタイプパケットの一例を示す説明図であり、図４は、ナロータイプパケットの一例を示す説明図である。図示するように、リクエスト用のリクエストパケットコマンド（図３（ａ），図４（ａ））やリクエストパケットデータ（図３（ｂ），図４（ｂ））、レスポンス用のレスポンスデータ（図３（ｃ），図４（ｃ））がある。リクエストパケットコマンドには、リードまたはライトなどのコマンド種別を示すコマンドコード（C）やデータアクセスサイズ（Dsize）、トランザクションの識別情報を示すトランザクションＩＤ（ＴＩＤ）、リクエストの出力元のマスターデバイス４０などの識別情報を示すＳＩＤ（SourceID）、アドレスフィールド（Address）、バースト長（Bsize）などの情報が含まれている。また、リクエストパケットデータには、ライトデータフィールド（Write data)などの情報が含まれており、レスポンスデータには、リードデータフィールド（Read data）やレスポンスのエラーの有無（Res）、ＴＩＤ、ＳＩＤなどの情報が含まれている。なお、このようなパケットを用いたライトトランザクション処理のタイミングチャートの一例を図５に示し、リードトランザクション処理のタイミングチャートの一例を図６に示す。図示するように、バスクロック（Clock）やリクエスト制御信号（Request valid／Request header／Request ready），リクエストデータ（Request bus），リクエスト制御フラグ（Last write flag），レスポンス制御信号（Response valid／Response ready），レスポンスデータ（Response bus），レスポンス制御フラグ（Last read frag）からなる。これらの各信号は、バスクロックに同期しており、受信側の出力するReady信号がアクティブで且つ送信側の出力するValid信号がアクティブであるときに、バスクロックの立ち上がりでデータバスの内容が伝送される。なお、リクエスト制御フラグは、上述したリクエストパケットデータのＬフィールド（図３参照）の値を示し、レスポンス制御フラグは、上述したレスポンスデータのＬフィールドの値を示す。また、図中の（Ｔ）は後述するターゲットブリッジを示し、図中の（Ｉ）は後述するイニシエーターブリッジを示す。
【００１８】
クロスバースイッチ４５は、マスターデバイス４０側からのリクエストの分配および第１のスレーブデバイス５０側や第２のスレーブデバイス６０側からのレスポンスの収集を行なうターゲットブリッジ（Target-Bridge，以下Ｔブリッジとする）４７（Ｔ−Ｂ０，１）と、リクエストの調停やレスポンスの分配を行なうイニシエーターブリッジ（Initiator-Bridge、以下Ｉブリッジとする）４９（Ｉ−Ｂ０，１，２，３）とを備える。Ｔブリッジ４７のうち、Ｔ−Ｂ０はＰ−Ｂｍ０を介してＭａｓｔｅｒ０に接続され、Ｔ−Ｂ１はＰ−Ｂｍ１を介してＭａｓｔｅｒ１に接続されている。また、Ｉブリッジ４９のうち、Ｉ−Ｂ０はＰ−Ｂｓ０を介してＳｌａｖｅ０に接続され、Ｉ−Ｂ１はＰ−Ｂｓ１を介してＳｌａｖｅ１に接続され、Ｉ−Ｂ２はＰ−Ｂｓ２を介してＳｌａｖｅ２に接続され、Ｉ−Ｂ３は多段スイッチ５５に接続されている。また、Ｔ−Ｂ０とＩ−Ｂ０〜Ｉ−Ｂ３、Ｔ−Ｂ１とＩ−Ｂ０〜Ｉ−Ｂ３がそれぞれ接続されている。このＴブリッジ４７とＩブリッジ４９の構成の概略を図７に示す。図７（ａ）はＴブリッジ４７を示し、図７（ｂ）はＩブリッジ４９を示す。
【００１９】
Ｔブリッジ４７の各Ｔ−Ｂには、プロトコルブリッジ７２を介してクロスバースイッチ４５外のマスターデバイス４０に接続される１つの第１入力ポート４７ａおよび１つの第１出力ポート４７ｂと、クロスバースイッチ４５内のＩブリッジ４９に接続される複数の第２入力ポート４７ｃおよび複数の第２出力ポート４７ｄとが形成されている。また、第２出力ポート４７ｄや第１出力ポート４７ｂには、バッファーとしてのＦＩＦＯ４７ｅが設けられている。このＴブリッジ４７は、第１入力ポート４７ａにマスターデバイス４０側からのリクエストが入力されると、アドレスデコードによりパケット内のアドレスを読み出してリクエスト先のデバイス（第１のスレーブデバイス５０や第２のスレーブデバイス６０）を判定すると共に判定したリクエスト先のデバイスに繋がるＩブリッジ４９（Ｉ−Ｂ０〜３のいずれか）を図示しないアドレスマップを参照して選択し、選択したＩブリッジ４９に接続された第２出力ポート４７ｄからリクエストを送信する。また、第２入力ポート４７ｃにＩブリッジ４９（第１のスレーブデバイス５０側や第２のスレーブデバイス６０側）からのレスポンスが入力されると、いわゆるラウンドロビンにより受け取った順に第１出力ポート４７ｂからマスターデバイス４０側にレスポンスを送信する。
【００２０】
Ｉブリッジ４９の各Ｉ−Ｂには、プロトコルブリッジ７４を介してクロスバースイッチ４５外の第１のスレーブデバイス５０に接続されたり外部の多段ブリッジ５５（第２のスレーブデバイス６０側）に接続されたりする１つの第１入力ポート４９ａおよび１つの第１出力ポート４９ｂと、クロスバースイッチ４５内のＴブリッジ４７の第２出力ポート４７ｄに接続される複数の第２入力ポート４９ｃと、Ｔブリッジ４７の第２入力ポート４７ｃに接続される複数の第２出力ポート４９ｄとが形成されている。また、第１出力ポート４９ｂや第２出力ポート４９ｄの各ポートには、バッファーとしてのＦＩＦＯ４９ｅが設けられている。このＩブリッジ４９は、第２入力ポート４９ｃにＴブリッジ４７（マスターデバイス４０側）からのリクエストが入力されると、第１出力ポート４９ｂから第１のスレーブデバイス５０側や多段ブリッジ５５（第２のスレーブデバイス６０側）にリクエストを送信する。また、このＩブリッジ４９は、複数のリクエストを受け付け可能に構成されており、リクエストが重複した場合には、優先順位付けに従って調停を行ない、その調停結果に従って順にＦＩＦＯ４９ｅに格納する。調停の方法としては、例えば、第２入力ポート４９ｃ毎に図示しないカウンターをそれぞれ設けておき、各カウンター値に応じた優先順位付けに従って調停を行なうものとすることができる。その場合、予めＭａｓｔｅｒ０，１の優先度に応じて各カウンター値の初期値を設定しておき、カウンター値が高い第２入力ポート４９ｃに入力されたリクエストを優先して調停を行ない、調停を行なう度にリクエストを優先した第２入力ポート４９ｃのカウンター値を値１ずつ減じていき値０になったカウンター値をリセットするものなどとしてもよい。また、Ｉブリッジ４９は、第１入力ポート４９ａに第１のスレーブデバイス５０側や多段ブリッジ５５（第２のスレーブデバイス６０側）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先のマスターデバイス４０に繋がるＴブリッジ４７を選択し、選択したＴブリッジ４７に接続されている第２出力ポート４９ｄからレスポンスを送信する。
【００２１】
多段ブリッジ５５は、第１のスレーブデバイス５０側に設けられた前段ブリッジ５７と第２のスレーブデバイス６０側に設けられた後段ブリッジ５９との２段のブリッジを備える。前段ブリッジ５７は、Ｉブリッジ４９の各Ｉ−Ｂと同様に構成されたＩ−Ｂ４からなり、Ｐ−Ｂｓ３を介してＳｌａｖｅ０に、Ｐ−Ｂｓ４を介してＳｌａｖｅ１に、Ｐ−Ｂｓ５を介してＳｌａｖｅ２にそれぞれ接続され、また、後段ブリッジ５９に接続されている。一方、後段ブリッジ５９は、Ｉブリッジ４９の各Ｉ−Ｂと同様に構成されたＩ−Ｂ５からなり、Ｉ−Ｂ４に接続されると共にクロスバースイッチ４５のＩ−Ｂ３に接続され、また、Ｐ−Ｂｓ６を介してＳｌａｖｅ３に接続されている。この前段ブリッジ５７と後段ブリッジ５９の構成の概略を図８に示す。図８（ａ）は前段ブリッジ５７を示し、図８（ｂ）は後段ブリッジ５９を示す。
【００２２】
前段ブリッジ５７のＩ−Ｂ４には、多段ブリッジ５５内のＩ−Ｂ５に接続される１つの第１入力ポート５７ａおよび１つの第１出力ポート５７ｂと、プロトコルブリッジ７６を介して多段ブリッジ５５外の第１のスレーブデバイス５０に接続される複数の第２入力ポート５７ｃおよび複数の第２出力ポート５７ｄとが形成されている。また、第１出力ポート５７ｂや第２出力ポート５７ｄの各ポートには、バッファーとしてのＦＩＦＯ５７ｅが設けられている。この前段ブリッジ５７は、第２入力ポート５７ｃに第１のスレーブデバイス５０側からのリクエストが入力されると、上述したＩブリッジ４９と同様な調停を行なって第１出力ポート５７ｂからＩ−Ｂ５にリクエストを送信する。また、第１入力ポート５７ａにＩ−Ｂ５（第２のスレーブデバイス６０側）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先の第１のスレーブデバイス５０に繋がる第２出力ポート５７ｄを選択してレスポンスを送信する。
【００２３】
後段ブリッジ５９には、プロトコルブリッジ７８を介して多段ブリッジ５５外のＳｌａｖｅ３に接続される１つの第１入力ポート５９ａおよび１つの第１出力ポート５９ｂと、Ｉ−Ｂ３やＩ−Ｂ４に接続される複数の第２入力ポート５９ｃ（５９ｃ１，５９ｃ２）および複数の第２出力ポート５９ｄ（５９ｄ１，５９ｄ２）とが形成されている。なお、第２入力ポート５９ｃ１および第２出力ポート５９ｄ１が多段ブリッジ５５外のＩ−Ｂ３に繋がっており、第２入力ポート５９ｃ２および第２出力ポート５９ｄ２が多段ブリッジ５５内のＩ−Ｂ４に繋がっている。また、第１出力ポート５９ｂや第２出力ポート５９ｄの各ポートには、バッファーとしてのＦＩＦＯ５９ｅが設けられている。この後段ブリッジ５９は、第２入力ポート５９ｃに第１のスレーブデバイス５０側やマスターデバイス４０側からのリクエストが入力されると、上述したＩブリッジ４９と同様な調停を行なって第１出力ポート５９ｂから第２のスレーブデバイス６０（Ｓｌａｖｅ３）にリクエストを送信する。また、第１入力ポート５９ａに第２のスレーブデバイス６０（Ｓｌａｖｅ３）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先の第１のスレーブデバイス５０やマスターデバイス４０に繋がる第２出力ポート５９ｄを選択してレスポンスを送信する。ここで、多段ブリッジ５５は、Ｉ−Ｂ４とＩ−Ｂ５とを備えており、Ｉ−Ｂ４がＳｌａｖｅ０，１，２とＩ−Ｂ５とのそれぞれの中継の調停を行なえばよく、Ｉ−Ｂ５がＳｌａｖｅ３（Ｐ−Ｂｓ６）とＩ−Ｂ３またはＩ−Ｂ４との中継の調停を行なえばよいため、調停の負担を分散させることができる。
【００２４】
次に、こうして構成された本実施形態のプロセッサーシステム２０の通信経路について、特に各デバイス間の通信経路について説明する。図９は、通信経路の一例を示す説明図である。図９中の経路（１）は、マスターデバイス４０と第１のスレーブデバイス５０との通信経路の一例として、Ｍａｓｔｅｒ０とＳｌａｖｅ１との通信経路を示す。図示するように、Ｍａｓｔｅｒ０からＰ−Ｂｍ０，Ｔ−Ｂ０，Ｉ−Ｂ１，Ｐ−Ｂｓ１を順に介してＳｌａｖｅ１に繋がる経路となる。また、図９中の経路（２）は、第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信経路の一例として、Ｓｌａｖｅ０とＳｌａｖｅ３との通信経路を示す。図示するように、Ｓｌａｖｅ０からＰ−Ｂｓ３，Ｉ−Ｂ４，Ｉ−Ｂ５，Ｐ−Ｂｓ６を順に介してＳｌａｖｅ３に繋がる経路となる。そして、図９中の経路（３）は、マスターデバイス４０と第２のスレーブデバイス６０との通信経路の一例として、Ｍａｓｔｅｒ０とＳｌａｖｅ３との通信経路を示す。図示するように、Ｍａｓｔｅｒ０からＰ−Ｂｍ０，Ｔ−Ｂ０，Ｉ−Ｂ３，Ｉ−Ｂ５，Ｐ−Ｂｓ６を順に介してＳｌａｖｅ３に繋がる経路となる。このように各デバイス間の通信経路において通信対象となるデバイス以外の他のデバイスを経由することがないため、各デバイス間の通信を効率よく中継することができる。特に、マスターデバイス４０と第２のスレーブデバイス６０とは第１のスレーブデバイス５０を挟んで配置されているが、第１のスレーブデバイス５０を介在させて通信する必要がないため効率のよい中継を行なうことができる。また、上述したように、多段ブリッジ５５は、Ｉ−Ｂ４とＩ−Ｂ５とを備えて調停の負担を分散させるから、マスターデバイス４０と第２のスレーブデバイス６０との通信や第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信をより効率のよいものとすることができる。クロスバースイッチ４５のＩ−Ｂ３と多段ブリッジ５５のＩ−Ｂ５とを接続することによりマスターデバイス４０と第２のスレーブデバイス６０との通信経路を形成するのはこうした理由による。
【００２５】
ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のＣＰＵ２４やＤＭＡコントローラー２６としてのマスターデバイス４０（Ｍａｓｔｅｒ０，１）が本発明の「第１のデバイス」に相当し、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２としての第１のスレーブデバイス５０（Ｓｌａｖｅ０，１，２）が「第２のデバイス」に相当し、メモリーコントローラー３４としての第２のスレーブデバイス６０（Ｓｌａｖｅ３）が「第３のデバイス」に相当し、クロスバースイッチ４５が「第１の中継手段」に相当し、多段ブリッジ５５が「第２の中継手段」に相当する。また、クロスバースイッチ４５のＴブリッジ４７のＴ−Ｂ０，１とＩブリッジ４９のＩ−Ｂ０，１，２，３とが「第１の中継器」に相当し、多段ブリッジ５５の前段ブリッジ５７のＩ−Ｂ４と後段ブリッジ５９のＩ−Ｂ５とが「第２の中継器」に相当する。なお、Ｉ−Ｂ４が第２の中継器のうちの一方の中継器にＩ−Ｂ５が他方の中継器にそれぞれ相当する。そして、Ｔブリッジ４７の各Ｔ−Ｂの第１入力ポート４７ａや第１出力ポート４７ｂおよびＩブリッジ４９の各Ｉ−Ｂの第１入力ポート４９ａや第１出力ポート４９ｂが第１の中継器の「外部ポート」に相当し、Ｔブリッジ４７の各Ｔ−Ｂの第２入力ポート４７ｃや第２出力ポート４７ｄおよびＩブリッジ４９の各Ｉ−Ｂの第２入力ポート４９ｃや第２出力ポート４９ｄが第１の中継器の「内部ポート」に相当する。また、前段ブリッジ５７のＩ−Ｂ４の第２入力ポート５７ｃや第２出力ポート５７ｄおよび後段ブリッジ５９のＩ−Ｂ５の第１入力ポート５９ａや第１出力ポート５９ｂ，第２入力ポート５９ｃ１，第２出力ポート５９ｄ１が第２の中継器の「外部ポート」に相当し、前段ブリッジ５７のＩ−Ｂ４の第１入力ポート５７ａや第１出力ポート５７ｂおよび後段ブリッジ５９のＩ−Ｂ５の第２入力ポート５９ｃ２や第２出力ポート５９ｄ２が第２の中継器の「内部ポート」に相当する。
【００２６】
以上詳述した本実施形態のプロセッサーシステム２０によれば、マスターデバイス４０とそれに対するスレーブデバイスとしての第１のスレーブデバイス５０とを接続してデバイス間の通信を中継するクロスバースイッチ４５と、マスターデバイス４０および第１のスレーブデバイス５０に対するスレーブデバイスとしての第２のスレーブデバイス６０と第１のスレーブデバイス５０とを接続してデバイス間の通信を中継する多段ブリッジ５５とを備えて、クロスバースイッチ４５と多段ブリッジ５５との接続を介してマスターデバイス４０と第２のスレーブデバイス６０とを接続してデバイス間の通信を中継するから、各デバイス間の通信において通信対象となるデバイス以外のデバイスを経由する必要がなく、各デバイス間の通信を効率よく中継することができる。また、多段ブリッジ５５を前段ブリッジ５７と後段ブリッジ５９との２段のブリッジを備える構成として調停の負担を分散させるものとしたから、マスターデバイス４０と第２のスレーブデバイス６０との通信や第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信をより効率のよいものとすることができる。
【００２７】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００２８】
上述した実施形態では、多段ブリッジ５５を前段ブリッジ５７（Ｉ−Ｂ４）と後段ブリッジ５９（Ｉ−Ｂ５）との２段構成としたが、これに限られず、前段ブリッジ５７（Ｉ−Ｂ４）を備えずに後段ブリッジ５９（Ｉ−Ｂ５）の１段構成としてもよいし、３段以上の複数段の構成としてもよい。１段構成とした場合の変形例のプロセッサーシステム２０ａの概略の接続関係図を図１０に示す。この場合、図示するように、プロトコルブリッジ７６（Ｐ−Ｂｓ３，４，５）を直接Ｉ−Ｂ５に接続するよう多段ブリッジ５５ａを構成するものとすればよい。
【００２９】
上述した実施形態では、マスターデバイス４０として２つのＭａｓｔｅｒ０，１を備えるものとしたが、これに限られるものではなく、１つのＭａｓｔｅｒを備えるものとしてもよいし３以上の複数のＭａｓｔｅｒを備えるものとしてもよい。同様に、第１のスレーブデバイス５０として３つのＳｌａｖｅ０，１，２を備えるものとしたが２以上の複数であればいくつのＳｌａｖｅを備えるものとしてもよく、第２のスレーブデバイスとして１つのＳｌａｖｅ３を備えるものとしたが２以上の複数のＳｌａｖｅを備えるものとしてもよい。
【００３０】
上述した実施形態では、クロスバースイッチ４５において、Ｔブリッジ４７の各Ｔ−ＢとＩブリッジ４９の各Ｉ−Ｂとをそれぞれ接続してマスターデバイス４０の各デバイスと第１のスレーブデバイス５０の各デバイスとを相互に接続するものとしたが、これに限られず、Ｔブリッジ４７のＴ−Ｂの一部とＩブリッジ４９のＩ−Ｂの一部とを非接続として各デバイス間の一部を非接続とするものとしてもよい。例えば、プリンター１０が、第１のスレーブデバイス５０の１つとして、赤外線通信ポートを介して携帯電話などの赤外線通信機器からのデータの受信を行うＩｒＤＡコントローラーを備えるものを考える。その場合、ＩｒＤＡコントローラー（Ｓｌａｖｅ）とＤＭＡコントローラー２６との間で通信を行なわない構成とすることができるため、ＩｒＤＡコントローラー（Ｓｌａｖｅ）に繋がるＩ−ＢとＤＭＡコントローラー２６（Ｍａｓｔｅｒ１）に繋がるＴ−Ｂ１とを非接続とすることができる。こうすれば、接続に必要となる配線数やＴ−Ｂ，Ｉ−Ｂの各ポート数を減らすことができる。
【００３１】
上述した実施形態では、プロセッサーシステム２０がプリンター１０に搭載されるものとして説明したが、これに限られず、複数のプロセッサーデバイスにより処理を行なう機器であれば如何なる機器でもよく、例えば、パーソナルコンピューターの周辺機器やゲーム機器などに搭載するものとしてもよい。
【符号の説明】
【００３２】
１０ プリンター、２０，２０ａ プロセッサーシステム、２２ バス、２４ ＣＰＵ、２６ ダイレクトメモリーアクセス（ＤＭＡ）コントローラー、２８ 印刷制御部、２９ 印刷機構、３０ スキャナー制御部、３１ スキャナー機構、３２ ネットワークコントローラー、３３ 通信インターフェース（Ｉ／Ｆ）、３４ メモリーコントローラー、３５ メモリー、３６ ＲＯＭ、３７ 操作部、４０ マスターデバイス（Ｍａｓｔｅｒ０，１）、４５ クロスバースイッチ、４７ ターゲットブリッジ（Ｔブリッジ，Ｔ−Ｂ０，１）、４７ａ 第１入力ポート、４７ｂ 第１出力ポート、４７ｃ 第２入力ポート、４７ｄ 第２出力ポート、４７ｅ ＦＩＦＯ、４９ イニシエーターブリッジ（Ｉブリッジ，Ｉ−Ｂ０，１，２，３）、４９ａ 第１入力ポート、４９ｂ 第１出力ポート、４９ｃ 第２入力ポート、４９ｄ 第２出力ポート、４９ｅ ＦＩＦＯ、５０ 第１のスレーブデバイス（Ｓｌａｖｅ０，１，２）、５５，５５ａ 多段ブリッジ、５７ 前段ブリッジ（Ｉ−Ｂ４）、５７ａ 第１入力ポート、５７ｂ 第１出力ポート、５７ｃ 第２入力ポート、５７ｄ 第２出力ポート、５７ｅ ＦＩＦＯ、５９ 後段ブリッジ（Ｉ−Ｂ５）、５９ａ 第１入力ポート、５９ｂ 第１出力ポート、５９ｃ，５９ｃ１，５９ｃ２ 第２入力ポート、５９ｄ，５９ｄ１，５９ｄ２ 第２出力ポート、５９ｅ ＦＩＦＯ、６０ 第２のスレーブデバイス（Ｓｌａｖｅ３）、７２ プロトコルブリッジ（Ｐ−Ｂｍ０，１）、７４，７６，７８ プロトコルブリッジ（Ｐ−Ｂｓ０，１，２，３，４，５，６）、Ｓ 用紙。
【技術分野】
【０００１】
本発明は、複数のデバイスからなるプロセッサーシステムに関する。
【背景技術】
【０００２】
従来より、この種のプロセッサーシステムとしては、プロセッサーやメモリーコントローラー，Ｉ／Ｏインターフェースなどの複数のデバイスを備え、各デバイスをループ状の通信経路により接続するものが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したようなシステムにおいては、ループ状に接続された複数のデバイスを順に経由しながら情報を転送するため、経由するデバイスの数によっては転送効率が低下して通信速度が遅くなる場合がある。近年、この種のプロセッサーシステムにおいては、搭載される機器の多機能化などに伴って、デバイスの積載数が増加する傾向にあるため、そのような通信速度の問題が顕在化するおそれがある。
【０００５】
本発明のプロセッサーシステムは、各デバイス間の通信を効率よく中継することを主目的とする。
【課題を解決するための手段】
【０００６】
本発明のプロセッサーシステムは、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明のプロセッサーシステムは、
複数のデバイスからなるプロセッサーシステムであって、
マスターデバイスとしての第１のデバイスと、
前記第１のデバイスに対するスレーブデバイスとしての複数の第２のデバイスと、
前記第１のデバイスおよび前記第２のデバイスに対するスレーブデバイスとしての第３のデバイスと、
前記第１のデバイスと前記第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、
前記第２のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段と
を備え、
前記第１の中継手段と前記第２の中継手段との接続を介して前記第１のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする。
【０００８】
この本発明のプロセッサーシステムでは、マスターデバイスとしての第１のデバイスとその第１のデバイスに対するスレーブデバイスとしての第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、第２のデバイスと第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段とを備えて、第１の中継手段と第２の中継手段との接続を介して第１のデバイスと第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする。これにより、各デバイス間の通信において、通信対象となるデバイス以外のデバイスを経由する必要がないから、各デバイス間の通信を効率よく中継することができる。
【０００９】
第３のデバイスとして１つのスレーブデバイスを備える本発明のプロセッサーシステムにおいて、前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、前記第２の中継手段は、外部ポートと内部ポートとが形成された第２の中継器を２つ有し、該２つの第２の中継器を一方の中継器の前記外部ポートを介して前記第２のデバイスに接続すると共に他方の中継器の前記外部ポートを介して前記第３のデバイスに接続し且つ前記内部ポートを介して互いに接続する手段であり、前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第２の中継器のうち前記他方の中継器の外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなるものとすることもできる。こうすれば、第２の中継手段の各中継器における調停の負担を分散させることができるから、第１のデバイスと第３のデバイスとの通信や第２のデバイスと第３のデバイスとの通信をより効率よく中継することができる。
【００１０】
また、第３のデバイスとして１つのスレーブデバイスを備える本発明のプロセッサーシステムにおいて、前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、前記第２の中継手段は、複数の外部ポートが形成された第３の中継器を１つ有し、該外部ポートを前記第３のデバイスと前記第２のデバイスとにそれぞれ接続する手段であり、前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第３の中継器の複数の外部ポートのうち１つの外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなるものとすることもできる。こうすれば、第２の中継手段を簡易な構成とすることができる。
【００１１】
そして、印刷機構により印刷を行なう印刷装置に搭載されてなる本発明のプロセッサーシステムにおいて、前記第１のデバイスは、メインコントローラーを含むデバイスであり、前記第２のデバイスは、前記メインコントローラーからの制御信号を受けて前記印刷機構を制御する印刷機構コントローラーを含むデバイスであり、前記第３のデバイスは、前記メインコントローラーからの制御信号を受けて印刷用のデータが記憶されるメモリーにアクセスするメモリーコントローラーを含むデバイスであるものとすることもできる。
【図面の簡単な説明】
【００１２】
【図１】プリンター１０の構成の概略を示す構成図。
【図２】プロセッサーシステム２０の概略の接続関係図。
【図３】ワイドタイプパケットの一例を示す説明図。
【図４】ナロータイプパケットの一例を示す説明図。
【図５】ライトトランザクション処理のタイミングチャートの一例を示す説明図。
【図６】リードトランザクション処理のタイミングチャートの一例を示す説明図。
【図７】Ｔ−ブリッジ４７とＩ−ブリッジ４９の構成の概略を示す構成図。
【図８】前段ブリッジ５７と後段ブリッジ５９の構成の概略を示す構成図。
【図９】通信経路の一例を示す説明図。
【図１０】変形例のプロセッサーシステム２０ａの概略の接続関係図。
【発明を実施するための形態】
【００１３】
次に、本発明の実施の形態を図面を用いて説明する。図１は、本発明の一実施形態であるプロセッサーシステム２０を備えるプリンター１０の構成の概略を示す構成図であり、図２は、プロセッサーシステム２０の概略の接続関係図である。本実施形態のプリンター１０は、各種制御を司るプロセッサーシステム２０と、用紙Ｓへインクを吐出することにより画像を印刷する印刷機構２９と、原稿に光を照射することにより原稿上の画像を読み取るスキャナー機構３１と、外部機器との間で情報の入出力を行なう通信インターフェース（Ｉ／Ｆ）３３と、一時的にデータを記憶するメモリー３５と、各種プログラムを記憶したＲＯＭ３６と、ユーザーに各種情報を表示したりユーザーが各種操作を行なったりする操作部３７とを備える。
【００１４】
プロセッサーシステム２０は、複数のデバイス（プロセッサー）を図示しない基板上に集積化したものであり、中央演算処理装置としてプリンター１０の主制御を司るＣＰＵ２４と、各デバイスとメモリー３５との間のデータのやり取りをＣＰＵ２４を介さずに制御するダイレクトメモリーアクセス（ＤＭＡ）コントローラー２６と、印刷機構２９を制御する印刷制御部２８と、スキャナー機構３１を制御するスキャナー制御部３０と、通信Ｉ／Ｆ３３を介して外部機器とのデータのやり取りなどのネットワークに関する制御を行なうネットワークコントローラー３２と、メモリー３５に対するデータの書き込みや読み出しを制御するメモリーコントローラー３４とを備え、これらはバス２２を介して電気的に接続されている。ＣＰＵ２４は、操作部３７に表示信号を出力したり、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２に各種制御指令であるリクエストを出力したりする。また、ＣＰＵ２４は、操作部３７からの操作信号を入力したり、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２からの各種の制御信号に対する応答であるレスポンスを入力したりする。なお、ＤＭＡコントローラー２６の制御によりＣＰＵ２４を介さずにメモリー３５（メモリーコントローラー３４）にアクセス可能なデバイスとしては、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２が該当する。
【００１５】
ここで、プロセッサーシステム２０の各デバイスの接続関係について図２に基づいて説明する。なお、図２では、他のデバイスに対してマスターとして機能するＣＰＵ２４やＤＭＡコントローラー２６をマスターデバイス４０（Ｍａｓｔｅｒ０，１）とし、マスターデバイス４０に対してスレーブとして機能すると共にメモリーコントローラー３４に対してマスターとして機能する印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２を第１のスレーブデバイス５０（Ｓｌａｖｅ０，１，２）とし、マスターデバイス４０と第１のスレーブデバイス５０に対してスレーブとして機能するメモリーコントローラー３４を第２のスレーブデバイス６０（Ｓｌａｖｅ３）として図示した。
【００１６】
このプロセッサーシステム２０においては、図２に示すように、マスターデバイス４０側と第１のスレーブデバイス５０側とを接続するクロスバースイッチ４５と、クロスバースイッチ４５を介してマスターデバイス４０側と第２のスレーブデバイス６０側とを接続すると共に第１のスレーブデバイス５０側と第２のスレーブデバイス６０側とを接続する多段ブリッジ５５とを用いて、各デバイスを接続している。なお、これらのクロスバースイッチ４５や多段ブリッジ５５などがバス２２を構成している。また、図示するように、マスターデバイス４０とクロスバースイッチ４５との間にはプロトコルブリッジ７２（Ｐ−Ｂｍ０，Ｐ−Ｂｍ１）が設けられ、クロスバースイッチ４５と第１のスレーブデバイス５０との間にはプロトコルブリッジ７４（Ｐ−Ｂｓ０，Ｐ−Ｂｓ１，Ｐ−Ｂｓ２）が設けられ、第１のスレーブデバイス５０と多段ブリッジ５５との間にはプロトコルブリッジ７６（Ｐ−Ｂｓ３，Ｐ−Ｂｓ４，Ｐ−Ｂｓ５）が設けられ、多段ブリッジ５５と第２のスレーブデバイス６０との間にはプロトコルブリッジ７８（Ｐ−Ｂｓ６）が設けられている。これらの各プロトコルブリッジは、デバイス毎のプロトコルの違いを共通のパケットに変換してクロスバースイッチ４５や多段ブリッジ５５に転送したり、共通のパケットをデバイス毎のプロトコルに変換して各デバイスに転送したりする。
【００１７】
ここで、クロスバースイッチ４５や多段ブリッジ５５で用いられるパケットについて説明する。本実施形態では、目的によりパケットタイプを使い分けることが可能となっており、データ転送用には７３ビットや８０ビットなどのワイドタイプのパケットが用いられ、レジスター設定用には３２ビットや４８ビットなどのナロータイプのパケットが用いられている。図３は、ワイドタイプパケットの一例を示す説明図であり、図４は、ナロータイプパケットの一例を示す説明図である。図示するように、リクエスト用のリクエストパケットコマンド（図３（ａ），図４（ａ））やリクエストパケットデータ（図３（ｂ），図４（ｂ））、レスポンス用のレスポンスデータ（図３（ｃ），図４（ｃ））がある。リクエストパケットコマンドには、リードまたはライトなどのコマンド種別を示すコマンドコード（C）やデータアクセスサイズ（Dsize）、トランザクションの識別情報を示すトランザクションＩＤ（ＴＩＤ）、リクエストの出力元のマスターデバイス４０などの識別情報を示すＳＩＤ（SourceID）、アドレスフィールド（Address）、バースト長（Bsize）などの情報が含まれている。また、リクエストパケットデータには、ライトデータフィールド（Write data)などの情報が含まれており、レスポンスデータには、リードデータフィールド（Read data）やレスポンスのエラーの有無（Res）、ＴＩＤ、ＳＩＤなどの情報が含まれている。なお、このようなパケットを用いたライトトランザクション処理のタイミングチャートの一例を図５に示し、リードトランザクション処理のタイミングチャートの一例を図６に示す。図示するように、バスクロック（Clock）やリクエスト制御信号（Request valid／Request header／Request ready），リクエストデータ（Request bus），リクエスト制御フラグ（Last write flag），レスポンス制御信号（Response valid／Response ready），レスポンスデータ（Response bus），レスポンス制御フラグ（Last read frag）からなる。これらの各信号は、バスクロックに同期しており、受信側の出力するReady信号がアクティブで且つ送信側の出力するValid信号がアクティブであるときに、バスクロックの立ち上がりでデータバスの内容が伝送される。なお、リクエスト制御フラグは、上述したリクエストパケットデータのＬフィールド（図３参照）の値を示し、レスポンス制御フラグは、上述したレスポンスデータのＬフィールドの値を示す。また、図中の（Ｔ）は後述するターゲットブリッジを示し、図中の（Ｉ）は後述するイニシエーターブリッジを示す。
【００１８】
クロスバースイッチ４５は、マスターデバイス４０側からのリクエストの分配および第１のスレーブデバイス５０側や第２のスレーブデバイス６０側からのレスポンスの収集を行なうターゲットブリッジ（Target-Bridge，以下Ｔブリッジとする）４７（Ｔ−Ｂ０，１）と、リクエストの調停やレスポンスの分配を行なうイニシエーターブリッジ（Initiator-Bridge、以下Ｉブリッジとする）４９（Ｉ−Ｂ０，１，２，３）とを備える。Ｔブリッジ４７のうち、Ｔ−Ｂ０はＰ−Ｂｍ０を介してＭａｓｔｅｒ０に接続され、Ｔ−Ｂ１はＰ−Ｂｍ１を介してＭａｓｔｅｒ１に接続されている。また、Ｉブリッジ４９のうち、Ｉ−Ｂ０はＰ−Ｂｓ０を介してＳｌａｖｅ０に接続され、Ｉ−Ｂ１はＰ−Ｂｓ１を介してＳｌａｖｅ１に接続され、Ｉ−Ｂ２はＰ−Ｂｓ２を介してＳｌａｖｅ２に接続され、Ｉ−Ｂ３は多段スイッチ５５に接続されている。また、Ｔ−Ｂ０とＩ−Ｂ０〜Ｉ−Ｂ３、Ｔ−Ｂ１とＩ−Ｂ０〜Ｉ−Ｂ３がそれぞれ接続されている。このＴブリッジ４７とＩブリッジ４９の構成の概略を図７に示す。図７（ａ）はＴブリッジ４７を示し、図７（ｂ）はＩブリッジ４９を示す。
【００１９】
Ｔブリッジ４７の各Ｔ−Ｂには、プロトコルブリッジ７２を介してクロスバースイッチ４５外のマスターデバイス４０に接続される１つの第１入力ポート４７ａおよび１つの第１出力ポート４７ｂと、クロスバースイッチ４５内のＩブリッジ４９に接続される複数の第２入力ポート４７ｃおよび複数の第２出力ポート４７ｄとが形成されている。また、第２出力ポート４７ｄや第１出力ポート４７ｂには、バッファーとしてのＦＩＦＯ４７ｅが設けられている。このＴブリッジ４７は、第１入力ポート４７ａにマスターデバイス４０側からのリクエストが入力されると、アドレスデコードによりパケット内のアドレスを読み出してリクエスト先のデバイス（第１のスレーブデバイス５０や第２のスレーブデバイス６０）を判定すると共に判定したリクエスト先のデバイスに繋がるＩブリッジ４９（Ｉ−Ｂ０〜３のいずれか）を図示しないアドレスマップを参照して選択し、選択したＩブリッジ４９に接続された第２出力ポート４７ｄからリクエストを送信する。また、第２入力ポート４７ｃにＩブリッジ４９（第１のスレーブデバイス５０側や第２のスレーブデバイス６０側）からのレスポンスが入力されると、いわゆるラウンドロビンにより受け取った順に第１出力ポート４７ｂからマスターデバイス４０側にレスポンスを送信する。
【００２０】
Ｉブリッジ４９の各Ｉ−Ｂには、プロトコルブリッジ７４を介してクロスバースイッチ４５外の第１のスレーブデバイス５０に接続されたり外部の多段ブリッジ５５（第２のスレーブデバイス６０側）に接続されたりする１つの第１入力ポート４９ａおよび１つの第１出力ポート４９ｂと、クロスバースイッチ４５内のＴブリッジ４７の第２出力ポート４７ｄに接続される複数の第２入力ポート４９ｃと、Ｔブリッジ４７の第２入力ポート４７ｃに接続される複数の第２出力ポート４９ｄとが形成されている。また、第１出力ポート４９ｂや第２出力ポート４９ｄの各ポートには、バッファーとしてのＦＩＦＯ４９ｅが設けられている。このＩブリッジ４９は、第２入力ポート４９ｃにＴブリッジ４７（マスターデバイス４０側）からのリクエストが入力されると、第１出力ポート４９ｂから第１のスレーブデバイス５０側や多段ブリッジ５５（第２のスレーブデバイス６０側）にリクエストを送信する。また、このＩブリッジ４９は、複数のリクエストを受け付け可能に構成されており、リクエストが重複した場合には、優先順位付けに従って調停を行ない、その調停結果に従って順にＦＩＦＯ４９ｅに格納する。調停の方法としては、例えば、第２入力ポート４９ｃ毎に図示しないカウンターをそれぞれ設けておき、各カウンター値に応じた優先順位付けに従って調停を行なうものとすることができる。その場合、予めＭａｓｔｅｒ０，１の優先度に応じて各カウンター値の初期値を設定しておき、カウンター値が高い第２入力ポート４９ｃに入力されたリクエストを優先して調停を行ない、調停を行なう度にリクエストを優先した第２入力ポート４９ｃのカウンター値を値１ずつ減じていき値０になったカウンター値をリセットするものなどとしてもよい。また、Ｉブリッジ４９は、第１入力ポート４９ａに第１のスレーブデバイス５０側や多段ブリッジ５５（第２のスレーブデバイス６０側）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先のマスターデバイス４０に繋がるＴブリッジ４７を選択し、選択したＴブリッジ４７に接続されている第２出力ポート４９ｄからレスポンスを送信する。
【００２１】
多段ブリッジ５５は、第１のスレーブデバイス５０側に設けられた前段ブリッジ５７と第２のスレーブデバイス６０側に設けられた後段ブリッジ５９との２段のブリッジを備える。前段ブリッジ５７は、Ｉブリッジ４９の各Ｉ−Ｂと同様に構成されたＩ−Ｂ４からなり、Ｐ−Ｂｓ３を介してＳｌａｖｅ０に、Ｐ−Ｂｓ４を介してＳｌａｖｅ１に、Ｐ−Ｂｓ５を介してＳｌａｖｅ２にそれぞれ接続され、また、後段ブリッジ５９に接続されている。一方、後段ブリッジ５９は、Ｉブリッジ４９の各Ｉ−Ｂと同様に構成されたＩ−Ｂ５からなり、Ｉ−Ｂ４に接続されると共にクロスバースイッチ４５のＩ−Ｂ３に接続され、また、Ｐ−Ｂｓ６を介してＳｌａｖｅ３に接続されている。この前段ブリッジ５７と後段ブリッジ５９の構成の概略を図８に示す。図８（ａ）は前段ブリッジ５７を示し、図８（ｂ）は後段ブリッジ５９を示す。
【００２２】
前段ブリッジ５７のＩ−Ｂ４には、多段ブリッジ５５内のＩ−Ｂ５に接続される１つの第１入力ポート５７ａおよび１つの第１出力ポート５７ｂと、プロトコルブリッジ７６を介して多段ブリッジ５５外の第１のスレーブデバイス５０に接続される複数の第２入力ポート５７ｃおよび複数の第２出力ポート５７ｄとが形成されている。また、第１出力ポート５７ｂや第２出力ポート５７ｄの各ポートには、バッファーとしてのＦＩＦＯ５７ｅが設けられている。この前段ブリッジ５７は、第２入力ポート５７ｃに第１のスレーブデバイス５０側からのリクエストが入力されると、上述したＩブリッジ４９と同様な調停を行なって第１出力ポート５７ｂからＩ−Ｂ５にリクエストを送信する。また、第１入力ポート５７ａにＩ−Ｂ５（第２のスレーブデバイス６０側）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先の第１のスレーブデバイス５０に繋がる第２出力ポート５７ｄを選択してレスポンスを送信する。
【００２３】
後段ブリッジ５９には、プロトコルブリッジ７８を介して多段ブリッジ５５外のＳｌａｖｅ３に接続される１つの第１入力ポート５９ａおよび１つの第１出力ポート５９ｂと、Ｉ−Ｂ３やＩ−Ｂ４に接続される複数の第２入力ポート５９ｃ（５９ｃ１，５９ｃ２）および複数の第２出力ポート５９ｄ（５９ｄ１，５９ｄ２）とが形成されている。なお、第２入力ポート５９ｃ１および第２出力ポート５９ｄ１が多段ブリッジ５５外のＩ−Ｂ３に繋がっており、第２入力ポート５９ｃ２および第２出力ポート５９ｄ２が多段ブリッジ５５内のＩ−Ｂ４に繋がっている。また、第１出力ポート５９ｂや第２出力ポート５９ｄの各ポートには、バッファーとしてのＦＩＦＯ５９ｅが設けられている。この後段ブリッジ５９は、第２入力ポート５９ｃに第１のスレーブデバイス５０側やマスターデバイス４０側からのリクエストが入力されると、上述したＩブリッジ４９と同様な調停を行なって第１出力ポート５９ｂから第２のスレーブデバイス６０（Ｓｌａｖｅ３）にリクエストを送信する。また、第１入力ポート５９ａに第２のスレーブデバイス６０（Ｓｌａｖｅ３）からのレスポンスが入力されると、パケット内のＳＩＤを読み出して応答先の第１のスレーブデバイス５０やマスターデバイス４０に繋がる第２出力ポート５９ｄを選択してレスポンスを送信する。ここで、多段ブリッジ５５は、Ｉ−Ｂ４とＩ−Ｂ５とを備えており、Ｉ−Ｂ４がＳｌａｖｅ０，１，２とＩ−Ｂ５とのそれぞれの中継の調停を行なえばよく、Ｉ−Ｂ５がＳｌａｖｅ３（Ｐ−Ｂｓ６）とＩ−Ｂ３またはＩ−Ｂ４との中継の調停を行なえばよいため、調停の負担を分散させることができる。
【００２４】
次に、こうして構成された本実施形態のプロセッサーシステム２０の通信経路について、特に各デバイス間の通信経路について説明する。図９は、通信経路の一例を示す説明図である。図９中の経路（１）は、マスターデバイス４０と第１のスレーブデバイス５０との通信経路の一例として、Ｍａｓｔｅｒ０とＳｌａｖｅ１との通信経路を示す。図示するように、Ｍａｓｔｅｒ０からＰ−Ｂｍ０，Ｔ−Ｂ０，Ｉ−Ｂ１，Ｐ−Ｂｓ１を順に介してＳｌａｖｅ１に繋がる経路となる。また、図９中の経路（２）は、第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信経路の一例として、Ｓｌａｖｅ０とＳｌａｖｅ３との通信経路を示す。図示するように、Ｓｌａｖｅ０からＰ−Ｂｓ３，Ｉ−Ｂ４，Ｉ−Ｂ５，Ｐ−Ｂｓ６を順に介してＳｌａｖｅ３に繋がる経路となる。そして、図９中の経路（３）は、マスターデバイス４０と第２のスレーブデバイス６０との通信経路の一例として、Ｍａｓｔｅｒ０とＳｌａｖｅ３との通信経路を示す。図示するように、Ｍａｓｔｅｒ０からＰ−Ｂｍ０，Ｔ−Ｂ０，Ｉ−Ｂ３，Ｉ−Ｂ５，Ｐ−Ｂｓ６を順に介してＳｌａｖｅ３に繋がる経路となる。このように各デバイス間の通信経路において通信対象となるデバイス以外の他のデバイスを経由することがないため、各デバイス間の通信を効率よく中継することができる。特に、マスターデバイス４０と第２のスレーブデバイス６０とは第１のスレーブデバイス５０を挟んで配置されているが、第１のスレーブデバイス５０を介在させて通信する必要がないため効率のよい中継を行なうことができる。また、上述したように、多段ブリッジ５５は、Ｉ−Ｂ４とＩ−Ｂ５とを備えて調停の負担を分散させるから、マスターデバイス４０と第２のスレーブデバイス６０との通信や第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信をより効率のよいものとすることができる。クロスバースイッチ４５のＩ−Ｂ３と多段ブリッジ５５のＩ−Ｂ５とを接続することによりマスターデバイス４０と第２のスレーブデバイス６０との通信経路を形成するのはこうした理由による。
【００２５】
ここで、本実施形態の構成要素と本発明の構成要素との対応関係を明らかにする。本実施形態のＣＰＵ２４やＤＭＡコントローラー２６としてのマスターデバイス４０（Ｍａｓｔｅｒ０，１）が本発明の「第１のデバイス」に相当し、印刷制御部２８やスキャナー制御部３０，ネットワークコントローラー３２としての第１のスレーブデバイス５０（Ｓｌａｖｅ０，１，２）が「第２のデバイス」に相当し、メモリーコントローラー３４としての第２のスレーブデバイス６０（Ｓｌａｖｅ３）が「第３のデバイス」に相当し、クロスバースイッチ４５が「第１の中継手段」に相当し、多段ブリッジ５５が「第２の中継手段」に相当する。また、クロスバースイッチ４５のＴブリッジ４７のＴ−Ｂ０，１とＩブリッジ４９のＩ−Ｂ０，１，２，３とが「第１の中継器」に相当し、多段ブリッジ５５の前段ブリッジ５７のＩ−Ｂ４と後段ブリッジ５９のＩ−Ｂ５とが「第２の中継器」に相当する。なお、Ｉ−Ｂ４が第２の中継器のうちの一方の中継器にＩ−Ｂ５が他方の中継器にそれぞれ相当する。そして、Ｔブリッジ４７の各Ｔ−Ｂの第１入力ポート４７ａや第１出力ポート４７ｂおよびＩブリッジ４９の各Ｉ−Ｂの第１入力ポート４９ａや第１出力ポート４９ｂが第１の中継器の「外部ポート」に相当し、Ｔブリッジ４７の各Ｔ−Ｂの第２入力ポート４７ｃや第２出力ポート４７ｄおよびＩブリッジ４９の各Ｉ−Ｂの第２入力ポート４９ｃや第２出力ポート４９ｄが第１の中継器の「内部ポート」に相当する。また、前段ブリッジ５７のＩ−Ｂ４の第２入力ポート５７ｃや第２出力ポート５７ｄおよび後段ブリッジ５９のＩ−Ｂ５の第１入力ポート５９ａや第１出力ポート５９ｂ，第２入力ポート５９ｃ１，第２出力ポート５９ｄ１が第２の中継器の「外部ポート」に相当し、前段ブリッジ５７のＩ−Ｂ４の第１入力ポート５７ａや第１出力ポート５７ｂおよび後段ブリッジ５９のＩ−Ｂ５の第２入力ポート５９ｃ２や第２出力ポート５９ｄ２が第２の中継器の「内部ポート」に相当する。
【００２６】
以上詳述した本実施形態のプロセッサーシステム２０によれば、マスターデバイス４０とそれに対するスレーブデバイスとしての第１のスレーブデバイス５０とを接続してデバイス間の通信を中継するクロスバースイッチ４５と、マスターデバイス４０および第１のスレーブデバイス５０に対するスレーブデバイスとしての第２のスレーブデバイス６０と第１のスレーブデバイス５０とを接続してデバイス間の通信を中継する多段ブリッジ５５とを備えて、クロスバースイッチ４５と多段ブリッジ５５との接続を介してマスターデバイス４０と第２のスレーブデバイス６０とを接続してデバイス間の通信を中継するから、各デバイス間の通信において通信対象となるデバイス以外のデバイスを経由する必要がなく、各デバイス間の通信を効率よく中継することができる。また、多段ブリッジ５５を前段ブリッジ５７と後段ブリッジ５９との２段のブリッジを備える構成として調停の負担を分散させるものとしたから、マスターデバイス４０と第２のスレーブデバイス６０との通信や第１のスレーブデバイス５０と第２のスレーブデバイス６０との通信をより効率のよいものとすることができる。
【００２７】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００２８】
上述した実施形態では、多段ブリッジ５５を前段ブリッジ５７（Ｉ−Ｂ４）と後段ブリッジ５９（Ｉ−Ｂ５）との２段構成としたが、これに限られず、前段ブリッジ５７（Ｉ−Ｂ４）を備えずに後段ブリッジ５９（Ｉ−Ｂ５）の１段構成としてもよいし、３段以上の複数段の構成としてもよい。１段構成とした場合の変形例のプロセッサーシステム２０ａの概略の接続関係図を図１０に示す。この場合、図示するように、プロトコルブリッジ７６（Ｐ−Ｂｓ３，４，５）を直接Ｉ−Ｂ５に接続するよう多段ブリッジ５５ａを構成するものとすればよい。
【００２９】
上述した実施形態では、マスターデバイス４０として２つのＭａｓｔｅｒ０，１を備えるものとしたが、これに限られるものではなく、１つのＭａｓｔｅｒを備えるものとしてもよいし３以上の複数のＭａｓｔｅｒを備えるものとしてもよい。同様に、第１のスレーブデバイス５０として３つのＳｌａｖｅ０，１，２を備えるものとしたが２以上の複数であればいくつのＳｌａｖｅを備えるものとしてもよく、第２のスレーブデバイスとして１つのＳｌａｖｅ３を備えるものとしたが２以上の複数のＳｌａｖｅを備えるものとしてもよい。
【００３０】
上述した実施形態では、クロスバースイッチ４５において、Ｔブリッジ４７の各Ｔ−ＢとＩブリッジ４９の各Ｉ−Ｂとをそれぞれ接続してマスターデバイス４０の各デバイスと第１のスレーブデバイス５０の各デバイスとを相互に接続するものとしたが、これに限られず、Ｔブリッジ４７のＴ−Ｂの一部とＩブリッジ４９のＩ−Ｂの一部とを非接続として各デバイス間の一部を非接続とするものとしてもよい。例えば、プリンター１０が、第１のスレーブデバイス５０の１つとして、赤外線通信ポートを介して携帯電話などの赤外線通信機器からのデータの受信を行うＩｒＤＡコントローラーを備えるものを考える。その場合、ＩｒＤＡコントローラー（Ｓｌａｖｅ）とＤＭＡコントローラー２６との間で通信を行なわない構成とすることができるため、ＩｒＤＡコントローラー（Ｓｌａｖｅ）に繋がるＩ−ＢとＤＭＡコントローラー２６（Ｍａｓｔｅｒ１）に繋がるＴ−Ｂ１とを非接続とすることができる。こうすれば、接続に必要となる配線数やＴ−Ｂ，Ｉ−Ｂの各ポート数を減らすことができる。
【００３１】
上述した実施形態では、プロセッサーシステム２０がプリンター１０に搭載されるものとして説明したが、これに限られず、複数のプロセッサーデバイスにより処理を行なう機器であれば如何なる機器でもよく、例えば、パーソナルコンピューターの周辺機器やゲーム機器などに搭載するものとしてもよい。
【符号の説明】
【００３２】
１０ プリンター、２０，２０ａ プロセッサーシステム、２２ バス、２４ ＣＰＵ、２６ ダイレクトメモリーアクセス（ＤＭＡ）コントローラー、２８ 印刷制御部、２９ 印刷機構、３０ スキャナー制御部、３１ スキャナー機構、３２ ネットワークコントローラー、３３ 通信インターフェース（Ｉ／Ｆ）、３４ メモリーコントローラー、３５ メモリー、３６ ＲＯＭ、３７ 操作部、４０ マスターデバイス（Ｍａｓｔｅｒ０，１）、４５ クロスバースイッチ、４７ ターゲットブリッジ（Ｔブリッジ，Ｔ−Ｂ０，１）、４７ａ 第１入力ポート、４７ｂ 第１出力ポート、４７ｃ 第２入力ポート、４７ｄ 第２出力ポート、４７ｅ ＦＩＦＯ、４９ イニシエーターブリッジ（Ｉブリッジ，Ｉ−Ｂ０，１，２，３）、４９ａ 第１入力ポート、４９ｂ 第１出力ポート、４９ｃ 第２入力ポート、４９ｄ 第２出力ポート、４９ｅ ＦＩＦＯ、５０ 第１のスレーブデバイス（Ｓｌａｖｅ０，１，２）、５５，５５ａ 多段ブリッジ、５７ 前段ブリッジ（Ｉ−Ｂ４）、５７ａ 第１入力ポート、５７ｂ 第１出力ポート、５７ｃ 第２入力ポート、５７ｄ 第２出力ポート、５７ｅ ＦＩＦＯ、５９ 後段ブリッジ（Ｉ−Ｂ５）、５９ａ 第１入力ポート、５９ｂ 第１出力ポート、５９ｃ，５９ｃ１，５９ｃ２ 第２入力ポート、５９ｄ，５９ｄ１，５９ｄ２ 第２出力ポート、５９ｅ ＦＩＦＯ、６０ 第２のスレーブデバイス（Ｓｌａｖｅ３）、７２ プロトコルブリッジ（Ｐ−Ｂｍ０，１）、７４，７６，７８ プロトコルブリッジ（Ｐ−Ｂｓ０，１，２，３，４，５，６）、Ｓ 用紙。
【特許請求の範囲】
【請求項１】
複数のデバイスからなるプロセッサーシステムであって、
マスターデバイスとしての第１のデバイスと、
前記第１のデバイスに対するスレーブデバイスとしての複数の第２のデバイスと、
前記第１のデバイスおよび前記第２のデバイスに対するスレーブデバイスとしての第３のデバイスと、
前記第１のデバイスと前記第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、
前記第２のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段と
を備え、
前記第１の中継手段と前記第２の中継手段との接続を介して前記第１のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする
プロセッサーシステム。
【請求項２】
前記第３のデバイスとして１つのスレーブデバイスを備える請求項１記載のプロセッサーシステムであって、
前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、
前記第２の中継手段は、外部ポートと内部ポートとが形成された第２の中継器を２つ有し、該２つの第２の中継器を一方の中継器の前記外部ポートを介して前記第２のデバイスに接続すると共に他方の中継器の前記外部ポートを介して前記第３のデバイスに接続し且つ前記内部ポートを介して互いに接続する手段であり、
前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第２の中継器のうち前記他方の中継器の外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなる
プロセッサーシステム。
【請求項３】
前記第３のデバイスとして１つのスレーブデバイスを備える請求項１記載のプロセッサーシステムであって、
前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、
前記第２の中継手段は、複数の外部ポートが形成された第３の中継器を１つ有し、該外部ポートを前記第３のデバイスと前記第２のデバイスとにそれぞれ接続する手段であり、
前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第３の中継器の複数の外部ポートのうち１つの外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなる
プロセッサーシステム。
【請求項４】
印刷機構により印刷を行なう印刷装置に搭載されてなる請求項１ないし３いずれか１項に記載のプロセッサーシステムであって、
前記第１のデバイスは、メインコントローラーを含むデバイスであり、
前記第２のデバイスは、前記メインコントローラーからの制御信号を受けて前記印刷機構を制御する印刷機構コントローラーを含むデバイスであり、
前記第３のデバイスは、前記メインコントローラーからの制御信号を受けて印刷用のデータが記憶されるメモリーにアクセスするメモリーコントローラーを含むデバイスである
プロセッサーシステム。
【請求項１】
複数のデバイスからなるプロセッサーシステムであって、
マスターデバイスとしての第１のデバイスと、
前記第１のデバイスに対するスレーブデバイスとしての複数の第２のデバイスと、
前記第１のデバイスおよび前記第２のデバイスに対するスレーブデバイスとしての第３のデバイスと、
前記第１のデバイスと前記第２のデバイスとを接続してデバイス間の通信を中継する第１の中継手段と、
前記第２のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継する第２の中継手段と
を備え、
前記第１の中継手段と前記第２の中継手段との接続を介して前記第１のデバイスと前記第３のデバイスとを接続してデバイス間の通信を中継することを特徴とする
プロセッサーシステム。
【請求項２】
前記第３のデバイスとして１つのスレーブデバイスを備える請求項１記載のプロセッサーシステムであって、
前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、
前記第２の中継手段は、外部ポートと内部ポートとが形成された第２の中継器を２つ有し、該２つの第２の中継器を一方の中継器の前記外部ポートを介して前記第２のデバイスに接続すると共に他方の中継器の前記外部ポートを介して前記第３のデバイスに接続し且つ前記内部ポートを介して互いに接続する手段であり、
前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第２の中継器のうち前記他方の中継器の外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなる
プロセッサーシステム。
【請求項３】
前記第３のデバイスとして１つのスレーブデバイスを備える請求項１記載のプロセッサーシステムであって、
前記第１の中継手段は、外部ポートと内部ポートとが形成された第１の中継器を複数有し、該複数の第１の中継器を前記外部ポートを介して前記第１のデバイスと前記第２のデバイスとにそれぞれ接続すると共に前記内部ポートを介して互いに接続する手段であり、
前記第２の中継手段は、複数の外部ポートが形成された第３の中継器を１つ有し、該外部ポートを前記第３のデバイスと前記第２のデバイスとにそれぞれ接続する手段であり、
前記複数の第１の中継器のうち１つの中継器の前記外部ポートと前記第３の中継器の複数の外部ポートのうち１つの外部ポートとを接続することにより前記第１のデバイスと前記第３のデバイスとを接続してなる
プロセッサーシステム。
【請求項４】
印刷機構により印刷を行なう印刷装置に搭載されてなる請求項１ないし３いずれか１項に記載のプロセッサーシステムであって、
前記第１のデバイスは、メインコントローラーを含むデバイスであり、
前記第２のデバイスは、前記メインコントローラーからの制御信号を受けて前記印刷機構を制御する印刷機構コントローラーを含むデバイスであり、
前記第３のデバイスは、前記メインコントローラーからの制御信号を受けて印刷用のデータが記憶されるメモリーにアクセスするメモリーコントローラーを含むデバイスである
プロセッサーシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２４８５６２（Ｐ２０１１−２４８５６２Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１０−１２０２１１（Ｐ２０１０−１２０２１１）
【出願日】平成２２年５月２６日（２０１０．５．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２２年５月２６日（２０１０．５．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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