【課題】一つのチップの機能ブロックから別のチップの機能ブロックへデータを転送する場合に、予め定められた機能ブロックからのデータについては、転送遅延が生じないようにする。
【解決手段】監視部３７は、第１の送信バッファ２５に蓄積されているデータ量が、所定のしきい値を超えていれば、第１のチップ１１と第２のチップ１３との間でデータの転送遅延が発生するとみなす。しきい値を超えれば、第２にチップ１３に配置された複数の第２の機能ブロックのうち予め定められた第２の機能ブロックについては、第２のチップ１３において、第２の送信バッファを経由させずに第２の追越用ラインを経由させ、第１のチップ１１において、第１の受信バッファ３５を経由させずに第１の追越用ライン３９を経由させて、宛先となる第１の機能ブロック１９へ転送させる。 （もっと読む）

【課題】共有メモリのサイズに制限があっても、異なるＯＳ間で効率的にデータ転送を行う。
【解決手段】第１ＯＳから第２ＯＳで管理するハードウェア・デバイスへデータを転送するためのデータ転送命令が第１ＯＳに対して発行された場合に、該データ転送命令による転送対象のデータを、第１ＯＳ及び第２ＯＳが共有して使用する共有メモリの使用可能なサイズよりも小さいサイズの複数個の分割データに分割して、該共有メモリに書き込み、、該共有メモリに書き込まれた分割データが第２ＯＳにおいて読み出されて上記ハードウェア・デバイスに転送されるように、上記分割データが共有メモリに書き込まれる毎に、該分割データのデータサイズを転送サイズとして指定した分割データ転送コマンドを生成して第２ＯＳに対して発行する。 （もっと読む）

【課題】情報間の順序を保証しつつ相互結合網の性能低下を抑制する相互結合網制御システム及び方法を提供すること。
【解決手段】本発明にかかる相互結合網制御システムは、相互結合網２と、順序保証バッファ３と、順序情報制御部４と、読出制御部５とを有する。相互結合網２は、複数の入力ポートと複数の出力ポートとを有し、入力ポートから入力された情報を、情報の出力先である出力ポートに出力する。順序情報制御部４は、入力ポートに入力される情報に対し、情報の出力先である出力ポート毎に、情報の読出順序を定める順序情報を付与する。順序保証バッファ３は、出力ポートから出力された情報を蓄積する。読出制御部５は、順序保証バッファ３に蓄積された情報を、順序情報により定められる順序にしたがって読出す。 （もっと読む）

【課題】バスシステムが許容するトランザクション数の最大値の増大に伴う記憶容量の増大を抑制する。
【解決手段】トランザクション情報書込部５００が、リクエストが発行されるたびにリクエストに基づいてトランザクション情報を複数のトランザクション情報書込領域のうちのいずれかに書き込む。エントリ番号書込部５５０が、トランザクション情報が書き込まれるたびにリクエストに係るトランザクション処理を識別するためのトランザクション識別子に対応するＦＩＦＯメモリに対してトランザクション情報に係る領域情報を書き込む。エントリ番号読出部６００が、レスポンスが返送されるたびにレスポンスに係るトランザクション識別子に対応するＦＩＦＯメモリから領域情報を読み出す。トランザクション情報読出部６５０が、領域情報が読み出されるたびに領域情報の示すトランザクション情報書込領域からトランザクション情報を読み出す。 （もっと読む）

【課題】スループットを維持しつつ、命令間の順序保証を行うこと。
【解決手段】本発明にかかる要求転送装置は、複数の要求元のそれぞれから、複数の要求先のいずれかが指定された複数の要求を含む要求群を受け付け、受け付けた要求群に含まれる各要求に対して、当該要求群を識別するための識別情報を付加し、識別情報を対応付けた複数の領域に予め分割され、複数の要求先に対応する複数のバッファのうち、各要求に指定された要求先に対応するバッファ内で付加された識別情報に対応付けられた領域へ各要求を格納し、複数のバッファのそれぞれから、識別情報に対応付けられた領域単位に、格納された要求を読み出し、読み出した要求を、当該要求に指定された要求先へ出力する。 （もっと読む）

【課題】プロセッサ間で転送するパケットの転送時間の偏りを低減することができるデータ転送システム、スイッチ及びデータ転送方法を提供すること。
【解決手段】本発明にかかるデータ転送システムは、複数のプロセッサと、複数のプロセッサに含まれる一のプロセッサから他のプロセッサに対するデータ転送を複数の入力及び出力ポートを介して実行する複数のデータ転送部２０を備える。データ転送部２０は、次の転送先が同じ競合データについて調停を実行する調停手段２５９と、調停を行った競合データの競合数を示す強度情報を次の転送先に送信する強度情報通知手段２６０を有する。調停手段２５９は、調停を実行する場合には、複数の入力ポートの中でそれぞれの入力ポートを選択し、その入力ポートから競合データを入力する割合を示す選択割合を、各入力ポートから受信した強度情報が示す競合数の多さに関する入力ポート間の割合に応じて決定する。 （もっと読む）

【課題】１個のＦＩＦＯ回路に格納されているデータを複数のＣＰＵが互いに独立して読出せるＦＩＦＯデータ読出装置を提供する。
【解決手段】ＣＰＵ２およびＣＰＵ４によるＦＩＦＯ回路１２に対する読出要求は、ＦＩＦＯ読出回路２０により処理される。ＦＩＦＯ回路１２に対するＣＰＵ２による総読出回数がＣＰＵ４による総読出回数以上であれば、ＦＩＦＯ読出回路２０はＦＩＦＯ回路１２からデータを読み出してＣＰＵ２に送出するとともに、ＣＰＵ４用のＤＰＲＡＭ３２にそのデータを書き込む。ＣＰＵ２による総読出回数がＣＰＵ４による総読出回数よりも小さい場合、ＣＰＵ２によるＦＩＦＯ回路１２に対する読出要求に対応するデータは、すでにＣＰＵ４に送出されているとともにＣＰＵ２用のＤＰＲＡＭ３０に書き込まれているので、ＦＩＦＯ読出回路２０は、ＤＰＲＡＭ３０の該当アドレス位置からデータを読出してＣＰＵ２に出力する。 （もっと読む）

【課題】 この発明は、サイクリックメモリに書き込まれた新しい情報を、速やかに送信できるサイクリック通信同期方式を提供することである。
【解決手段】 この発明のサイクリック通信同期方式は、ネットワークを介して接続されている複数の端末間で仮想的に共有するメモリ空間を設け、それぞれの端末が予め書き込む位置を決定しておき、その領域のデータを定周期で他の端末に送信することによりネットワーク全体で共有メモリを実現するサイクリック通信同期方式であって、各端末１０１は、共有メモリの自端末領域２０１を分割した単位毎にアドレスを指定してデータを読み込みネットワークへ送信するデータ送信部２００と、分割した単位毎にアドレスを指定し、該アドレスが読み込みアドレスと不一致の時にバッファメモリ４００のデータを共有メモリに書き込み、該アドレスが読み込みアドレスと一致した時は書き込まない更新手段とを備えるものである。 （もっと読む）

【課題】ネットワーク内待ち時間の増大を防止する。
【解決手段】各々が同じ行に属する２つの他のルータ及び同じ列に属する２つの他のルータに接続されたインフラルータＲＴＲからなるマトリックスと、各々が同じ行または同じ列に属する他の２つのルータに２つの内部入力によって接続されており、ネットワークにデータを供給する外部入力を備える入出力ルータＩＯＲと、を備えるトーラスネットワークにおいて、前記各入出力ルータＩＯＲは、内部入力用のキューを有さず、且つ、前記入出力ルータＩＯＲに接続されたインフラルータＲＴＲのキューを管理するようにも構成されたアービターにより管理された外部入力に割り当てられたキューを備える。 （もっと読む）

【課題】プロセッサの並列アレイ内の処理エレメント間に高度の接続性を提供し、同時に、処理エレメントを相互接続するために必要な配線を最小限化し、かつＰＥ間通信が遭遇する通信待ち時間を最小限化する。
【解決手段】マニフォルドアレイトポロジは、クラスタ５２内に配列された処理エレメント、ノード、メモリ等を含む。クラスタは、処理エレメントを物理的に再配列することなく、組織の有利な変更を可能にするクラスタスイッチ配置構成９８６Ａによって接続される。既存アレイ用の相互接続部の一般的な個数をかなり減少させることも達成される。容易なスケーラビリティの追加利益を伴い、高速、効率的、かつコストの点でも効果的な処理および通信が得られる。 （もっと読む）

【課題】画像処理ユニットから送られてくるデータ等の情報の取りこぼしを防止することができる画像処理装置を提供すること。
【解決手段】本発明の画像処理装置は、所定の画像データの処理を行うための少なくとも１つの画像処理ユニット１と、画像処理ユニット１から出力されるデータを一時的に記憶するデータ一時記憶装置２と、画像処理ユニット１から出力されるデータをデータ一時記憶装置２を介して受けるホスト処理装置３と、を具備する。画像処理ユニット１は、配線基板の上にマイクロプロセッサ、ロジックアレイ、メモリ装置及びこれらを接続する接続手段と外部信号入出力のための少なくとも１つの外部接続端子とを有し、前記マイクロプロセッサ及び前記ロジックアレイに組み込まれるソフトウェアによりデータの処理内容が決定される少なくとも１つのセル基板１１を具備する。 （もっと読む）

【課題】プロセッサ間通信の高速化が可能なプロセッサ間通信システムを提供する。
【解決手段】プロセッサ間通信システムは、複数のプロセッサと、複数のプロセッサのいずれかからマルチキャストパケットを受信するとそのパケットを複数のプロセッサのうちそのパケットに宛先として指定された複数のプロセッサに転送する転送装置を含む。各プロセッサは、記憶手段、記憶手段内の基準書込み位置を示す位置情報を保持する保持手段、基準書込み位置を基準にして自プロセッサ用に予め設定された書込み領域を表した調整値とデータが記載されたマルチキャストパケットを転送装置に送信する送信手段、および、送信されたマルチキャストパケットを転送装置を介して受信すると、そのパケットに記載された調整値と保持手段内の位置情報とに基づいて記憶手段における書込み位置を決定しその書込み位置にパケットに記載されたデータを格納する受信手段を含む。 （もっと読む）

【課題】複数のプロセッサが存在する環境下での並列通信処理でも、プロセッサ間のデータ通信量を削減でき、低消費電力を達成しつつ、順序を意識した共有リソース排他制御を行うことができるようにする。
【解決手段】アクセス調停部５は、メモリアクセスのリクエスト５３を受信する度に、アクセス対象の領域が期待する順序番号とアクセス対象の領域の待ち行列識別子をブロックプロパティメモリ３から読み出し、そのリクエスト５３に記載された順序番号と期待する順序番号が一致していれば、そのリクエスト５３を実行する。一方、一致していなければ、そのリクエスト５３を待ち行列識別子が指す待ち行列メモリ４内の待ち行列に退避させる。アクセス調停部５は、待ち行列識別子が指す待ち行列に保存されたリクエスト５３に記載されている順序番号と期待する順序番号とが一致し続ける限り、アクセス要求を待ち行列から連続的に取り出して実行する。 （もっと読む）

【課題】複雑なデータ入出力機構を用いることなく、プロセッシングエレメントに対するデータの入出力を容易かつ適切に行うこと。
【解決手段】外部入力端子ＩＮ０１，０２，０３と外部出力端子ＯＵＴ０１，０２，０３とを有するプロセッシングエレメントＰＥ０１〜ＰＥ０４が前後左右に規則正しく二次元状に配置され、隣接する一方のプロセッシングエレメントＰＥ０１〜ＰＥ０４における外部出力端子ＯＵＴ０１，０２，０３を隣接する他方のプロセッシングエレメントＰＥ０１〜ＰＥ０４の外部入力端子ＩＮ０１，０２，０３に接続し、一端部に配置されたプロセッシングエレメントＰＥ０１〜ＰＥ０４の外部出力端子ＯＵＴ０１，０２，０３と他端部に配置されたプロセッシングエレメントＰＥ０１〜ＰＥ０４の外部入力装置ＩＮ０１，０２，０３とを、ＦＩＦＯ記録手段Ｍ０１〜Ｍ０３を介してトーラス状に接続する。 （もっと読む）

【課題】 並列計算のコンテキストにおいて生ずる問題に対処するように設計された集積回路、物理処理装置及び集積回路を動作する方法を提供する。
【解決手段】 集積回路は、外部メモリと、複数の並列接続ベクトル処理エンジン（ＶＰＥ）と、ＶＰＥ及び外部メモリの間にデータ転送パスを与える外部メモリ装置（ＥＭＵ）とを備える。各ＶＰＥは、複数のデータ処理装置と、データ処理装置及び集積回路の他のコンポーネントの間にメッセージを転送するように適応されたメッセージキューイングシステムとを含む。 （もっと読む）

マルチプロセッサシステムは、データメッセージを送信する送信用プロセッサと、データメッセージを受信する受信用プロセッサと、受信用プロセッサと関連付けられたメモリユニットと、を含む。マルチプロセッサシステムは、送信用プロセッサと関連付けられたサイズインデックステーブルを有し、送信用プロセッサは、サイズインデックステーブルのインデックスに、データメッセージのペイロード部分のサイズをマッピングし、サイズ、インデックス、およびペイロード部分を含むデータメッセージを、受信用プロセッサに送信する。マルチプロセッサシステムは、受信用プロセッサと関連付けられたマッピング回路も有する。マッピング回路は、送信用プロセッサから受信されたデータメッセージに含まれるインデックスを、ポインタにマッピングし、ポインタはメモリユニットのバッファと関連付けられている。受信用プロセッサは、受信されたデータメッセージのペイロード部分を、ポインタによって示されるバッファに書き込む。マルチプロセッサシステム内に含まれる受信用プロセッサ、マルチプロセッサシステムおよび／または受信用プロセッサを含む電子装置も、プロセッサにおいてデータメッセージを受信する方法と同様に記載される。 （もっと読む）

共有メモリ・システムにおいて性能を高め、電力要求を低減するために、バス・トランザクションの同期を制御する効率的な技術が記載される。性能を高め電力使用を低減するために、バス・マスタと共有メモリ・デバイスとの間の効率的なデータ転送を提供する複雑な処理システムにおける相互接続構成もまた記載される。一例において、遠隔デバイスへのバス・トランザクションの同期を制御する方法が取り扱われる。デバイスへ向けられたメモリ・バリア・コマンドが受信される。デバイスへ向けられたメモリ・バリア・コマンドは、１または複数の宛先デバイスを決定するために復号される。この復号に応答して、メモリ・バリア・コマンドが、１または複数の宛先デバイスへ選択的にルーティングされる。記載された技術は、高速なデバイスへ向けられたメモリ・バリア機能、向上したバス帯域幅機能、および節電機能を組み合わせる。
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【課題】超並列コンピュータ・システム上で実行中のアプリケーションを再始動することなく、障害ノード又は輻輳ネットワークを迂回して経路指定するように、ヒント・ビットを使用して、超並列コンピュータ・システムの計算ノード上のノード・プロセスを動的に再経路指定するための方法及び装置を提供する。
【解決手段】１つのノードが障害を有するか、又は当該ノードが障害を生じる可能性があるという指示が存在する場合、超並列コンピュータ・システム上のアプリケーション・ソフトウェアが中断され、その間に、障害ノード上のデータがバックアップ・ノードに移動される。トーラス・ネットワークのトラフィックは、障害ノードを迂回して経路指定され、そして当該障害ノード用のトラフィックは、バックアップ・ノードに再経路指定される。次に、アプリケーションは、最初から再始動することなく、動作を再開することができる。 （もっと読む）

共有メモリ（ＳＭ）を介したインタープロセッサ通信のための管理モジュール（ＡＭ）、生産者プロセッサ（ＰＰ）及び消費者プロセッサ（ＣＰ）、その構成、及び方法。上記モジュール（ＡＭ）は、各々が読出しサブバッファ（ＷＳＢ）と書込みサブバッファ（ＷＳＢ）とアイドルサブバッファ（ＩＳＢ）とトリプルバッファ（Ｂ０〜Ｂｍ）のステートを格納し（１０）、管理する（１１）手段と、少なくとも１つの生産者プロセッサ（ＰＰ）及び少なくとも１つの消費者プロセッサ（ＣＰ）と通信する（２０）手段とを備える。上記管理手段（１１）は、生産者プロセッサアクセス又は消費者プロセッサアクセスにそれぞれ応じて、トリプルバッファ（Ｂ０〜Ｂｍ）から目標読出しサブバッファ（ＲＳＢ）又は書込みサブバッファ（ＷＳＢ）を定めるものである。 （もっと読む）

【課題】ユニットの何れかから発行されたリクエストが長時間、未処理となるのを回避するための技術を提供する。
【解決手段】セレクタ７３２には、ＳＭモジュール７１０、及びＩＯモジュール７２０からそれぞれ、キューバッファ部７１１毎にリクエストが出力される。プライオリティ・ロジック７３１は、各キューバッファ部７１１のキュー制御部７１２から出力されるQueue exist信号により、未処理のリクエストが存在するユニットを特定し、そのユニットのなかでリクエストを選択すべきユニットを、そのときに有効としている規則に従って選択する。その規則は、カウンタ７３３が出力するキャリー信号により複数回、動的に変更する。セレク７３２にはその選択結果に応じた選択信号を出力し、選択したユニットのリクエストを選択・出力させる。 （もっと読む）