【課題】ｎ次元の（トーラスまたはメッシュ）ネットワークを構成している複数のノード（プロセッサ）間において、全対全通信（Ａ２Ａ：all-to-all communication）を含む複数の計算処理を、最適にスケジューリングすること。
【解決手段】ネットワークを構成している複数のノード（プロセッサ）を、第１の部分グループに含まれる複数のノード間のみについての全対全通信に要する通信（計算処理）フェーズ（Ａ２Ａ−Ｌ）と、第２の部分グループに含まれる複数のノード間のみについての全対全通信に要する通信（計算処理）フェーズ（Ａ２Ａ−Ｐとに分け、複数のスレッド（スレッド１、スレッド２、スレッド３、スレッド４）にわたって、それぞれのフェーズをオーバーラップさせて並列処理する。ＦＦＴ（Fast Fourier Transform）（高速フーリエ変換）やＴ（transpose）（（内部：internal）転置）という複数の計算処理についてもあわせて、並列処理することができる。 （もっと読む）

【課題】リングバスの実行効率を向上する。
【解決手段】リングバスにおいて、モジュールは、パケットを受信する受信部と、受信されたパケットに含まれるデータが、モジュールが有する処理モジュールが処理する処理データでか、処理モジュールの設定を内部に含まれるコマンドにより変更する設定データかを判定する判定部と、設定データであると判定された場合、設定データの内部に含まれるコマンドの種類を示すコマンド種別が、モジュールへ設定データを書き込む書込みモードと、当該モジュールが保持する既設定データを読み出す読出しモードと、既設定データを読み出した後に設定データを書き込む入替えモードとの何れかを判別する判別部と、コマンド種別に基づいてパケット送信間隔を決定する決定部と、パケット送信間隔をタイマに設定する設定部と、パケットを送信する送信部と、を備える。 （もっと読む）

【課題】入力画像の種類や画像内の処理位置による性能変動が少なく、均一の高い処理性能をもつデータ処理装置を提供する。
【解決手段】部分データに対する前段のステージでの処理結果に応じて当該部分データに対する後段のステージでの処理を実行するか否かが決定されるデータ処理を、各ステージに複数の処理モジュールを分配し、ステージ間及び少なくとも１つのステージ内において複数の部分データを並列に処理するように複数の処理モジュールを接続する接続部を有する。データ処理装置は、各ステージについて、後段のステージに処理を実行させる処理結果が得られた率を通過率として検出し、この通過率に基づいて各ステージで処理されるデータ量に対する処理時間を取得し、この処理時間が均一になるように各ステージに分配する処理モジュールの個数を決定する。そして、決定された分配にしたがって、接続部による複数の処理モジュールの接続状態を変更する。 （もっと読む）

【課題】 パイプライン処理方式とリコンフィグ処理方式のうち、画像処理に要する時間が短い方の処理方式で複数のＤＲＰを稼動させる画像処理装置、画像形成システム及び画像処理プログラムを提供することを目的とする。
【解決手段】 入力された印刷ジョブの画像情報の画素数に基づいて、リコンフィグ処理方式によって画像処理する場合に要する第１処理時間とパイプライン処理方式によって画像処理する場合に要する第２処理時間とを算出する処理時間算出部３２ａと、処理時間算出部３２ａにより算出された第１処理時間と第２処理時間のいずれか短い時間の処理方式によって、複数のＤＲＰ６１〜６６を稼動させる稼動制御部３２ｂと、を有する。 （もっと読む）

【課題】マルチコアプロセッシングの処理性能の低下を抑制しつつ消費電力を低減させる必要がある。
【解決手段】データ処理装置は、入力される動作クロックに応じてデータを処理する複数の処理手段と、前記複数の処理手段に一律の周波数の動作クロックを供給している場合に当該複数の処理手段について夫々の応答時間を計測し、計測した複数の応答時間が近づくように前記複数の処理手段の少なくとも１つに供給する動作クロックの周波数を制御する制御手段とを備える。 （もっと読む）

【課題】データを消失することなく処理ノードの再配置を行えるようにする。
【解決手段】本発明によるデータストリーム処理システムは、複数の処理ノードを用いてデータストリームを処理するデータストリーム処理システムであって、前記データストリームの処理中に、所定のデータ消失防止処理を行って前記処理ノードを再配置する処理を実行する処理ノード再配置手段を備えたことを特徴とする。 （もっと読む）

【課題】複数の処理モジュールがリング状のバスに接続されたデータ処理装置において、異なる順番で処理する複数のパイプライン処理を複数の処理モジュールに設定する場合、処理順序を変更した場合でも、複数のモジュールとその間のバスを流れるデータ量を調節し、効率的なデータ処理が可能となるデータ処理装置を提供する。
【解決手段】パイプライン処理上で後段のモジュールがデータを受信できるように、パイプライン処理上で前段のモジュールが自身の処理したデータの送信間隔を制御する。 （もっと読む）

【課題】互いに他のデータフローの処理を妨害することを防止できるようにする。
【解決手段】複数のデータ処理部がリング状のバスに接続され、前記複数のデータ処理部にて予め設定された順序でデータ処理を行うデータ処理装置であって、前記データ処理装置の外部にデータを出力する複数のデータ出力部を備え、前記複数のデータ出力部のいずれかにより、処理済みデータを前記リング状のバスの外に出力するようにして、複数のデータフローを１つずつ逐次的に処理するよりも処理速度が向上することができるようにする。 （もっと読む）

【課題】 リングバスに接続されたデータ処理装置において、複数のデータ処理ストリームを投入した場合や、処理回路内部でデータ量が増減してしまうケースが存在する際に発生し得る、デッドロックや、リングバスの実効効率の低下を軽減する必要がある。
【解決手段】 リングバスの動作速度を、データ処理にかかる動作速度よりも早くすることにより、リングバスを周回するデータによるデータ出力抑制の機会を減らし、処理効率の低下を抑制する。 （もっと読む）

【課題】ＣＰＵとＧＰＵとの間で、大量のデータを効率良く処理する。
【解決手段】複数の処理を非同期で並列に実行可能なデバイス３と、このデバイス３との間でデータの授受を行うホスト２とを有し、ホスト２には、システムメモリ１２内にデバイス３との間でデータ転送を行うためメモリ領域が確保され、デバイス３は、ホスト２からのデータを処理している間に並列してメモリ領域へのアクセスを行ってデータ転送を行い、ホスト２では、デバイス３に転送するデータを３以上に分割し、分割された２番目以降のデータについて、デバイス３で前回のデータが処理されている間に、メモリ領域への書き込みを行う。 （もっと読む）

【課題】 保留パケットの発生を抑える事により、リングバスの占有率を下げてデッドロックを回避し、かつ処理順序の変更が可能なデータ処理装置を実現する。
【解決手段】 リングバスと処理部の間を接続する通信部内にバッファを設け、ｅｎａｂｌｅ信号により通信部と処理部のデータ転送を制御することにより、保留パケットの発生を抑え、リングバスの占有率を下げてデッドロックを抑制する。 （もっと読む）

【課題】高速処理が可能で、製造コストが安価な再構成可能マルチプロセッサを提供する。
【解決手段】複数のプログラム可能なハードウェアのメモリアルゴリズムプロセッサ１１２（「ＭＡＰ」）をメモリサブシステム１２０に組込む。各ＭＡＰは、ユーザ定義可能なアルゴリズムを実行するためにすべてのシステムプロセッサによってグローバルにアクセス可能である。ＭＡＰはプリロードされたアルゴリズムの１つを選択できるようにし、システム再構成時間を減少させる。ＭＡＰは、ダイレクトメモリアクセス（「ＤＭＡ」）モードで機能することができ、ある装置が結果を直接に別の装置に送って、ユーザ定義のアルゴリズムの実行をパイプライン化または並列化することが可能である。 （もっと読む）

【課題】 テセレーションシェーダープログラムを実行するための改良されたシステム及び方法を提供する。
【解決手段】 グラフィックプロセッサを通して単一パスでテセレーションを実行するシステム及び方法は、グラフィックプロセッサ内の処理リソースを、異なるテセレーションオペレーションを実行するためのセットへと分割する。頂点データ及びテセレーションパラメータは、メモリに記憶されるのではなく、１つの処理リソースから別の処理リソースへ直接ルーティングされる。それ故、表面パッチ記述がグラフィックプロセッサに与えられ、そしてメモリに中間データを記憶せずに、グラフィックプロセッサを通して単一の非中断パスでテセレーションが完了される。 （もっと読む）

【課題】機械可読媒体において具体化されるデザイン構造を提供する。
【解決手段】このデザイン構造の実施態様はネットワーク・オン・チップ（‘ＮＯＣ’）を含み、該ＮＯＣは、統合プロセッサ（‘ＩＰ’）ブロックと、ルータと、メモリ通信コントローラと、ネットワーク・インターフェース・コントローラとを含み、各ＩＰブロックはメモリ通信コントローラとネットワーク・インターフェース・コントローラとを通してルータに適合させられ、各メモリ通信コントローラはＩＰブロックとメモリとの間の通信を制御し、各ネットワーク・インターフェース・コントローラはルータを通してＩＰブロック間通信を制御し、該ネットワークはパーティションに組織され、各パーティションは少なくとも１つのＩＰブロックを含み、各パーティションに１つの独自の物理メモリ・アドレス空間への排他的アクセスが割り当てられ、１つ以上のアプリケーションが該パーティションのうちの１つ以上のパーティション上で実行する。 （もっと読む）

【課題】統合プロセッサ（ＩＰ）・ブロック、ルータ、メモリ通信制御装置およびネットワーク・インターフェース制御装置を含むネットワーク・オン・チップ（ＮＯＣ）を提供すること。
【解決手段】各ＩＰブロックがメモリ通信制御装置およびネットワーク・インターフェース制御装置を介してルータに接続され、各メモリ通信制御装置がＩＰブロックとメモリとの間の通信を制御し、かつ各ネットワーク・インターフェース制御装置がルータを介したＩＰブロック間の通信を制御し、また、このＮＯＣが、ステージに分割されたコンピュータ・ソフトウェア・アプリケーションを含み、各ステージがステージＩＤによって識別されるコンピュータ・プログラム命令が柔軟に設定可能なモジュールを備え、ＩＰブロック上のスレッドで実行する。 （もっと読む）

【課題】マルチプロセッサシステムにおいて複数のプロセッサが動作すると、電力消費量が増加する。
【解決手段】マルチプロセッサシステムにおけるタスク共有方法を提供する。第１プロセッサの処理パイプラインに複数の命令を発行する（ステップ６００）。第２プロセッサが実行状態または待ち状態にあるかどうかを判定する（ステップ６０２）。第２プロセッサが待ち状態にあるとき、第２プロセッサのパイプラインの実行ステージに少なくとも１つの命令を転送し（ステップ６１２）、第２プロセッサのパイプラインの少なくとも１つの初期ステージをバイパスする（ステップ６１４）。 （もっと読む）

【課題】ＣＮＮ演算等の、空間的な配置関係に基く階層的な演算処理を、入力データの分割を行うことなく、少ないメモリで実現可能にする。
【解決手段】入力データに演算を施して演算結果を生成する複数の処理ノードが階層的に接続されたネットワーク演算を実行する演算処理装置は、ネットワーク演算を実現するための、前記複数の処理ノードの各々が実行する所定の処理単位の演算の実行順序を規定したシーケンス情報に基づいて、演算処理を実行すべき処理ノードを順次に指定し、指定された処理ノードによる演算処理を上記処理単位で実行して演算結果を得る。そして、演算処理装置は、複数の処理ノードの各々に対してメモリの部分領域をリングバッファとして割り当て、上記処理単位の演算結果の量に対応したメモリ領域を単位としてデータの書き込み先を循環させながら、上記演算結果をメモリに書き込む。 （もっと読む）

【解決手段】マスタープロセッサとパイプライン型スレーブプロセッサを有するマルチプロセッサシステムにおいて、前記マスタープロセッサにより制御されるスレーブプロセッサへの命令を伝達するための方法について記述する。その方法は、（ｉ）前記パイプライン型スレーブプロセッサにより理解されるコンピュータ言語を用いて符合化されるヘッダーブロックと（ｉｉ）宛先のスレーブプロセッサにより理解されるコンピュータ言語を用いて符合化される命令を含むペイロードブロックとを含むパススルーコマンドを用いる。前記パススルーコマンドは、最も外側のスレーブプロセッサに転送され、中間のスレーブプロセッサにより再符号化されることなしに、宛先のスレーブプロセッサに届くまで転送される。一例において、この方法は、ビデオデータやレンダリング画像の処理のために適用されるシステムに用いられる。 （もっと読む）

ＳＩＭＤ／ＭＩＭＤデュアルモードのアーキテクチャプロセッサは、共通制御される第１のプロセッシングエレメント（ＰＥ）群と、自律制御される第２のプロセッシングエレメント群と、前記第１、第２のＰＥ群を順次接続するパイプラインネットワークと、を備える。アクセスコントローラは、前記第１、第２のＰＥ群の各ＰＥにそれぞれ接続されたアクセス制御線を有し、前記各ＰＥと前記パイプラインネットワークとの間のデータアクセスタイミングを制御する。各ＰＥは、ＳＩＭＤ／ＭＩＭＤデュアルモードのアーキテクチャプロセッサのように自律制御または共通制御することが可能である。配線エリア要件を緩和する。
（もっと読む）

【課題】ＣＰＵあるいは専用処理装置による処理とパイプラインステージ間のデータ受け渡し処理の同期を効率的に取ることのできる画像処理技術を提供する。
【解決手段】主メモリ３に書き込まれた第１の画像を読み出して第１の処理を施して第２の画像として前記主メモリに書き込む第１の画像処理装置２０と、前記主メモリに書き込まれた第２の画像を読み出して第２の処理を施して第３の画像として前記主メモリに書き込む第２の画像処理装置４０と、前記主メモリに書き込まれる画像のアドレスを監視し、予め設定した第１の値になったとき前記第１の処理を開始し、予め設定した第２の値になったとき前記第２の処理を開始するアドレス監視装置１０を備えた。 （もっと読む）