【課題】ＣＣＤやＣＩＳ、ＣＭＯＳ等の画像データの出力順の異なるラインセンサーから出力された画像データの並べ替えを自在に行うことができる画像処理装置を提供する。
【解決手段】画像処理装置は、ラインセンサーで読み込まれた画像データを１又は複数のチャネルに分割して入力する画像データ入力端子２６〜２９と、入力された画像データを記憶する２ポートＲＡＭ１と、入力された画像データを２ポートＲＡＭ１の特定のメモリアドレスに書き込むために該メモリアドレスを指示するルックアップテーブル８〜１１と、入力された画像データを２ポートＲＡＭ１の指示されたメモリアドレスに書き込む画像データ書き込み手段と、２ポートＲＡＭ１に書き込まれた画像データをメモリアドレス順に読み出す画像データ読出し手段を具備することで、上記課題を解決する。 （もっと読む）

【解決手段】
汎用使用のための内部メモリを有するグラフィクス処理ユニット（ＧＰＵ）及びそのアプリケーションがここに開示される。そのようなＧＰＵは、第１の内部メモリと、第１の内部メモリに結合される実行ユニットと、第１の内部メモリを他の処理ユニットの第２の内部メモリに結合するように構成されるインタフェースと、を含む。第１の内部メモリは積層ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又は埋め込みＤＲＡＭを備えていてよい。インタフェースは第１の内部メモリをディスプレイデバイスに結合するように更に構成されていてよい。ＧＰＵは第１の内部メモリを中央処理ユニットに結合するように構成される別のインタフェースを含んでいてもよい。またＧＰＵはソフトウエアにおいて具現化され且つ／又はコンピューティングシステム内に含まれていてよい。 （もっと読む）

【課題】 従来よりも装置の低コスト化及び小型化を可能とする画像処理装置を提供する。
【解決手段】 撮像範囲が一部重複する複数のカメラ１，２，３により得られた画像データを記憶する合成メモリ１９と、画像データを合成メモリ１９に記憶させる処理を実行する記憶処理実行部と、を備える。前記記憶処理実行部は、カメラ１，２，３により得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを合成メモリ１９に記憶させる。これにより、複数のカメラ１，２，３により得られた画像データを、撮像対象物２１の画像を表す一連の画像データとして合成メモリ１９に記憶させる。 （もっと読む）

【課題】 矩形分割した頁の画像データを変倍処理して外部へ転送する場合の画質の劣化を低コストで防止できるようにする。
【解決手段】 スキャナ画像処理部１１５ａは、矩形分割した頁の画像データを変倍処理部２０７および画像Ｉ／Ｆ部１１７を経由して外部のコントローラ１２０へ転送する際に、変倍処理部２０７からの画像データの主走査方向のサイズが画像Ｉ／Ｆ部１１７用のバウンダリサイズに合わないとき、そのバウンダリサイズに合う画素までを転送し、残りの画素については切り捨てるように制御を行う。 （もっと読む）

【課題】画像処理回路における演算処理を高速化する。
【解決手段】画像処理モジュール１０は、起動信号ＳＴＡに従って動作を開始し、２ポートメモリ３０中の画像データの所定のライン（例えば、３ライン目）に対する細線化処理が終了したときに、終了信号ＦＩＮ１を出力する。画像処理モジュール２０は、終了信号ＦＩＮ１に従って動作を開始し、１画面分の細線化処理が終了したときに、所定の条件を満たす細線化が完了したか否かを判定し、完了していればその旨の判定信号ＲＥＳを出力する。完了していなければ、終了信号ＦＩＮ２を出力する。画像処理モジュール１０は、終了信号ＦＩＮ２が与えられたときには、次の回の画面処理を開始する。これにより、画像処理モジュール１０によって１，３，５，…画面目の画像処理が行われ、これにほぼ並行して、画像処理モジュール２０によって２，４，６，…画面目の画像処理が行われる。 （もっと読む）

【課題】切り替えが必要なデータの高速な切り替え制御が可能で処理速度およびメモリ部であるメモリの使用効率を向上することが可能な画像処理装置およびカメラシステムを提供する。
【解決手段】複数の画像処理部２０１−１〜２０１−４と、画像データを記録する画像メモリ部２０２と、各画像処理部と画像メモリ部間に接続され、供給される情報に応じて画像メモリ部にアクセスを行う複数のポート部２０４−１〜２０４−４と、画像メモリ部に画像データを記録するメモリ領域を管理するための管理情報が設定される少なくとも一つのテーブルＰＴＢＬを含み、テーブルＰＴＢＬに設定された管理情報を対応するポート部に選択的に供給する複数のメモリマップテーブル部２０５−１〜２０５−４と、記メモリマップテーブル部のテーブルに対して管理情報を設定する機能を含む処理装置２０６と、を有する。 （もっと読む）

【課題】画像読取装置で読取られた画像データをリアルタイムに他の装置に転送する場合に、他の装置を高速に駆動しなくても済むようにする。
【解決手段】コントローラ１１８は、ＣＣＤ１０９を駆動クロック信号により駆動して得られた画像データのうち、ＣＣＤ１０９の有効画素に係る画像データだけを当該駆動クロック信号に基づいてデュアルポートメモリ１２２に書込む。次に、コントローラ１１８は、駆動クロック信号より低速のクロック信号に基づいて、デュアルポートメモリ１２２から有効画素に係る画像データを読出してプリンタ等の他の装置に転送する。 （もっと読む）

本発明は、垂直方向と水平方向に切られたメモリマッピングの組み合わせから形成されるチェック模様のメモリマッピングを使用するデュアルインタフェースのメモリ装置を提供し、マッピングメモリにアクセスするよう構成した２次元アクセス手段を有し、このアクセス手段は、双方のインタフェースにマッピングされたメモリに水平方向および垂直方向にオーバーラップするよう構成し、前記メモリ装置は、好適にも各インタフェースのための２個のＤＴＬチャネルを提供し、これにより、ＣＰＵ、オーディオ、ビデオおよびグラフィックス処理のようなすべての処理態様に対して極めて効率のよい統合メモリ装置が得られる。
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【課題】副走査シフト処理に用いるＦＩＦＯメモリの記憶容量を低減することである。
【解決手段】主走査シフトされた画像データのうち、当該画像データの傾きに応じた読み出し領域を含む複数ラインの領域の画像データを記憶し、当該読み出し領域の副走査シフト量が多いラインほど記憶容量が少ない複数のＦＩＦＯメモリ３２４２〜３２４４と、各ＦＩＦＯメモリ３２４２〜３２４４から前記読み出し領域の画像データを読み出す副走査シフト制御部３２４１と、を備える。 （もっと読む）

【課題】メモリの数を減らして基板を小さくすることによりコストを低くし且つ処理速度を高速化できる画像処理装置を提供する。
【解決手段】本発明に係る画像処理装置は、ＤＭＡ１〜３を有するマスターデバイスと、デュアルポートメモリ１，２及び四則演算回路１７を有するスレーブデバイスとを備える装置である。デュアルポートメモリ１は、ＤＭＡ１によってポート１から読み出されたデータが回路１７に入力され、ＤＭＡ２によってポート２から読み出されたデータが回路１７に入力され、デュアルポートメモリ２は、ＤＭＡ１によってポート１から読み出されたデータが回路１７に入力され、ＤＭＡ２によってポート２から読み出されたデータが回路１７に入力され、回路１７にて演算が行われた結果データがＤＭＡ３によってデュアルポートメモリ１又は２に入力される。 （もっと読む）

【課題】高速イメージセンサをデジタル論理回路へ接続する改良された手段を提供する。
【解決手段】本発明の撮像シリアルインタフェースＲＯＭ（ＩＳＩＲＯＭ）は集積回路でシリアルインタフェースを備えた読み出し専用メモリ（ＲＯＭ）に外部回路からみえる。ＩＳＩＲＯＭは撮像画素アレイからの画像データを格納する内部メモリを備え、動作時には内部メモリ内の画像バッファが撮像画素アレイからの画像データで自動的に満たされる。この画像データが外部回路によりランダムアクセスされる。制御および状態レジスタが撮像プロセスの起動と停止、撮像パラメータの設定と問い合わせに用いられる。ＩＳＩＲＯＭはまた画像の拡大・縮小、画像圧縮、エッジ・特徴抽出などの機能を実行する補助処理回路を有することも出来る。 （もっと読む）

【課題】高速イメージセンサをデジタル論理回路へ接続する改良された手段を提供する。
【解決手段】本発明の撮像パラレルインタフェースＲＡＭ（ＩＰＩＲＡＭ）は集積回路で外部回路には静的なパラレルインタフェースＲＡＭにみえる。内部的には、２ポートＲＡＭがコンテンション論理回路により調停されて、外部回路によるアクセスと内部の撮像のためのアクセスを受ける。２ポートＲＡＭは１つあるいは複数の画像バッファと一組のメモリマップされた制御および状態レジスタとして構成される。撮像画素アレイが動作中に自動的に画像バッファを画像データで満たし、該画像データはランダムアクセス方式で外部回路によりアクセスされる。制御および状態レジスタは撮像プロセスを起動し停止し、撮像パラメータを設定し問い合わせる。ＩＰＩＲＡＭはまた、補助処理回路を備え、画像圧縮、画像の拡縮、エッジ・特徴抽出などの機能を実行するようにも出来る。 （もっと読む）

【課題】回路構成を複雑化することなくデータの処理速度を向上させることのできるデータ変換回路を提供する。
【解決手段】Ａポート１１とＢポート１２の２個のポートを有する２ポートメモリ１０を備えるデータ変換回路において、２ポートメモリ１０が任意のアドレスxとこのアドレスxに対し関数fにより変換されるデータf(x)との関係を示すルックアップテーブルとして構成されている。また、このデータ変換回路では、２ポートメモリ１０のＡポート１１から出力されたデータがこのＢポート１２のアドレスとしてＢポート１２に入力されるように回路が構成されている。そして、アドレスxを２ポートメモリ１０のＡポート１１に入力すると、このＡポート１１からデータf(x)が出力されるとともに、出力データf(x)がアドレスf(x)として２ポートメモリ１０のＢポート１２に入力され、このＢポート１２からデータf(f(x))が出力される。 （もっと読む）

【課題】２次元離散コサイン変換装置において、高速なデュアルポートＲＡＭの使用を不要とするとともに、それに伴う消費電力の増大を防止する。
【解決手段】メモリ空間３を複数のデュアルポートＲＡＭ３ａ、３ｂを用いて構成する。前段の１次元離散コサイン変換回路２より１次元離散コサイン係数が供給される転置制御部４が、Ｎクロックサイクルに１回の頻度でＮ個の上記デュアルポートＲＡＭ３ａ、３ｂの書き込み動作を繰り返し個別に制御する書き込み制御部４１と、Ｎクロックサイクルに１回の頻度で読み出し動作を繰り返し個別に制御する読み出し制御部４２とを具備して、１次元離散コサイン係数の書き込み頻度および読み出し頻度をそれぞれ低くする。 （もっと読む）

【課題】 大量のデータを高速で効率的に演算処理する処理装置を実現する。
【解決手段】 主演算回路（２０）に対する演算処理命令を、マイクロ命令メモリ（２１）にマイクロプログラムの形態で格納し、このマイクロプログラムに従ってコントローラ２２の制御の下に主演算回路の動作制御を実行する。主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。エントリとＡＬＵとの間で、ビットシリアル態様で各エントリ並列に演算処理を実行する。マイクロプログラム制御方式に従って効率的に大量のデータを処理することができる。 （もっと読む）