画像処理装置
【課題】 従来よりも装置の低コスト化及び小型化を可能とする画像処理装置を提供する。
【解決手段】 撮像範囲が一部重複する複数のカメラ１，２，３により得られた画像データを記憶する合成メモリ１９と、画像データを合成メモリ１９に記憶させる処理を実行する記憶処理実行部と、を備える。前記記憶処理実行部は、カメラ１，２，３により得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを合成メモリ１９に記憶させる。これにより、複数のカメラ１，２，３により得られた画像データを、撮像対象物２１の画像を表す一連の画像データとして合成メモリ１９に記憶させる。
【解決手段】 撮像範囲が一部重複する複数のカメラ１，２，３により得られた画像データを記憶する合成メモリ１９と、画像データを合成メモリ１９に記憶させる処理を実行する記憶処理実行部と、を備える。前記記憶処理実行部は、カメラ１，２，３により得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを合成メモリ１９に記憶させる。これにより、複数のカメラ１，２，３により得られた画像データを、撮像対象物２１の画像を表す一連の画像データとして合成メモリ１９に記憶させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
例えば、検査技術或いはその他の分野において、必要な分解能の画像データを得るために、複数台のカメラにより、それぞれ撮像対象物の一部分ずつを撮像することがある（例えば、特許文献１参照）。
【０００３】
この場合、カメラの台数を増やすほど、１画素当たりの視野分解能が高まるため、例えば検査技術においては検査性能が向上する。
【０００４】
従来、複数のカメラを使用する場合、カメラの台数分の画像処理装置が必要であった。また、各画像処理装置の処理結果をコンピュータなどにより集計する必要もあった。
【特許文献１】特開平６−２２９９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１などの従来技術では、各カメラ毎に画像処理装置が必要であるため、装置の低コスト化及び小型化が困難であった。
【０００６】
また、各画像処理装置の処理結果の集計を行うコンピュータなどを備える必要があるため、装置の低コスト化及び小型化がより一層困難であった。
【０００７】
本発明は、上記のような問題点を解決するためになされたもので、従来よりも装置の低コスト化及び小型化を可能とする画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の画像処理装置は、撮像範囲が一部重複する複数のカメラにより得られた画像データを記憶する合成メモリと、前記画像データを前記合成メモリに記憶させる処理を実行する記憶処理実行部と、を備え、前記記憶処理実行部は、前記複数のカメラにより得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを前記合成メモリに記憶させ、前記複数のカメラにより得られた画像データを、撮像対象物の画像を表す一連の画像データとして前記合成メモリに記憶させることを特徴としている。
【０００９】
本発明の画像処理装置においては、前記記憶処理実行部は、各カメラと１対１で対応するカメラ入力調停処理部と、各カメラと１対１で対応し、対応するカメラから出力される画像データを、対応するカメラ入力調停処理部の制御下で一時的に記憶するＦＩＦＯメモリと、各ＦＩＦＯメモリのうち、画像データの読み出しを行うＦＩＦＯメモリを時分割で順次に切り替える合成メモリ調停処理部と、各ＦＩＦＯメモリと１対１で対応し、対応するＦＩＦＯメモリから読み出される画像データの前記合成メモリ上のアドレスを計算して出力するアドレス計算処理部と、各ＦＩＦＯメモリのうち、前記合成メモリ調停処理部により画像データの読み出しを行うＦＩＦＯメモリとして選択されたＦＩＦＯメモリからの出力と、当該読み出しを行うＦＩＦＯメモリと対応するアドレス計算処理部から出力されるアドレスと、を同期したタイミングで選択的に前記合成メモリに出力する選択出力処理部と、を備え、前記合成メモリは、前記選択出力処理部から入力される画像データを、該画像データと同期して入力されるアドレスに従って記憶し、各カメラ入力調停回路は、前記重複する画像データについては、何れか１つのＦＩＦＯメモリに対してのみ書き込まれるように、対応するＦＩＦＯメモリの記憶動作を制御することが好ましい。
【００１０】
本発明の画像処理装置においては、各カメラは、ラインセンサ式カメラであることが好ましい一例である。
【００１１】
この場合、本発明の画像処理装置は、各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、各カメラリンク受信処理部は、カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、画像データは、対応するＦＩＦＯメモリに出力することが好ましい。
【００１２】
或いは、本発明の画像処理装置においては、各カメラは、エリアセンサ式カメラであることも好ましい。
【００１３】
この場合、本発明の画像処理装置は、各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、各カメラリンク受信処理部は、カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、Ｖｓｙｎｃ信号は、対応するアドレス計算処理部に出力し、画像データは、対応するＦＩＦＯメモリに出力することが好ましい。
【００１４】
本発明の画像処理装置においては、各カメラ入力調停処理部は、対応するカメラが１回の撮像により生成する有効な画像データの数である有効画素数と、対応するカメラが出力する有効な画像データのうち、対応するＦＩＦＯメモリへの書き込みを行わない撮像範囲横方向における両端の画像の画像データの画素数と、対応するカメラがＨｓｙｎｃ信号を発生してから有効な画像データを出力するまでのカメラクロック数と、に基づいて、対応するＦＩＦＯメモリに対して画像データの記憶動作を実行する期間を指示することが好ましい。
【００１５】
本発明の画像処理装置においては、各ＦＩＦＯメモリは、１画素分の画像データの記憶領域を有し、該記憶領域が空であるか否かを示すＥｍｐｔｙ信号を前記合成メモリ調停処理部に出力し、
前記合成メモリ調停処理部は、前記記憶領域が空でない旨を示すＥｍｐｔｙ信号を出力するＦＩＦＯメモリに対し、前記選択出力処理部への画像データの出力を指示するｗｒｉｔｅ信号を出力することが好ましい。
【発明の効果】
【００１６】
本発明によれば、１つの画像処理装置を複数のカメラで共用する構成であるため、画像処理装置をカメラの台数だけ備える必要がある場合と比べて低コスト化及び省スペース化が図れる。
【００１７】
また、複数のカメラによりそれぞれ得られる画像データを、あたかも１台のカメラにより得られる１つの画像データであるかのように扱うことが可能となる。よって、合成メモリの後段では、撮像範囲の重複を気にする必要が無くなり、且つ、複数の処理結果を集計する作業も必要なくなる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００１９】
〔第１の実施形態〕
第１の実施形態では、撮像対象物を撮像するカメラがラインセンサ式カメラであり、カメラの個数が３台である例を説明する。
【００２０】
なお、各カメラは、モノクロ画像データを生成するモノクロカメラであっても良いし、或いは、カラー画像データを生成するカラーカメラであっても良い。また、各カメラがモノクロカメラである場合、２値画像データを生成するのであっても良いし、多階調の画像データを生成するのであっても良い。
【００２１】
図１は第１の実施形態に係る画像処理装置１００の構成を示すブロック図、図２はカメラ１，２，３の平面的な配置を示す図、図３は各カメラ１〜３の撮像範囲を示す図、図４は各カメラ１〜３が１回の撮像動作により生成する画像データを示すとともに、各カメラ１〜３が生成する画像データのうちＦＩＦＯメモリ１１，１２，１３に書き込まれる画像データの数（書込画素数）を示す模式図、図５はカメラ入力調停回路７，８，９とＦＩＦＯメモリ１１，１２，１３の動作を説明するための図である。
【００２２】
図１に示すように、本実施形態に係る画像処理装置１００は、撮像対象物２１（図２）を撮像する第１乃至第３カメラ１，２，３と１対１で対応する第１乃至第３カメラリンク受信ＩＣ（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）４，５，６と、カメラ１，２，３と１対１で対応する第１乃至第３カメラ入力調停回路７，８，９と、カメラ１，２，３と１対１で対応する第１乃至第３ＦＩＦＯメモリ１１，１２，１３と、カメラ１，２，３と１対１で対応する第１乃至第３アドレス計算回路１４，１５，１６と、合成メモリ調停回路１７と、セレクタ１８と、合成メモリ１９と、を備えている。
【００２３】
なお、第１乃至第３カメラリンク受信ＩＣ４，５，６、第１乃至第３カメラ入力調停回路７，８，９、第１乃至第３ＦＩＦＯメモリ１１，１２，１３、第１乃至第３アドレス計算回路１４，１５，１６、合成メモリ調停回路１７及びセレクタ１８により、記憶処理実行部が構成されている。
【００２４】
図２に示すように、撮像対象物２１は、例えば、ウェブであり、例えば、その片面には、該ウェブの長手方向において所定間隔で絵柄２２の印刷が施されている。
【００２５】
撮像対象物２１は、図示しない搬送装置により、その長手方向（例えば、図２に示す走行方向Ａ）に搬送される。
【００２６】
図２に示すように、カメラ１，２，３は、例えば、撮像対象物２１の走行方向Ａに対して直交する横方向Ｂにおいて、一列に並んで配設されている。
【００２７】
図３に示すように、各カメラ１，２，３は、それぞれ、撮像対象物２１に向かうにつれて広がる視野１０を有している。
【００２８】
各カメラ１，２，３は、横方向Ｂにおいて等間隔で一列に配設された撮像素子を、例えば４０９６画素分備えている。
【００２９】
そして、１回の撮像動作により、各撮像素子が画像を取り込む。すなわち、図４に示すように、Ｈ１〜Ｈ４０９６までの４０９６画素分の画像データを、１回の撮像動作により生成する。
【００３０】
ここで、「Ｈ１」は横アドレスが１番地であることを意味し、同様に、Ｈ４０９６は横アドレスが４０９６番地であることを意味する。
【００３１】
各カメラ１，２，３は、図３に示すように、隣のカメラと撮像範囲の一部が重複するように配置されている。
【００３２】
具体的には、第１カメラ１と第２カメラ２とは、例えば５０画素分の撮像素子と対応する撮像範囲が互いに重複しており、同様に、第２カメラ２と第３カメラ３とは、例えば５０画素分の撮像素子と対応する撮像範囲が互いに重複している。
【００３３】
以下では、第１カメラ１が生成する画像データを第１画像データ、第２カメラ２が生成する画像データを第２画像データ、第３カメラ３が生成する画像データを第３画像データという。
【００３４】
各カメラ１，２，３は、個別に、一定周期のカメラクロック信号と、一定周期の撮像タイミングを示すカメラＨｓｙｎｃ信号を発生する。
【００３５】
すなわち、第１カメラ１は第１カメラクロック信号と第１カメラＨｓｙｎｃ信号を発生し、第２カメラ２は第２カメラクロック信号と第２カメラＨｓｙｎｃ信号を発生し、第３カメラ３は第３カメラクロック信号と第３カメラＨｓｙｎｃ信号を発生する。
【００３６】
なお、第１乃至第３カメラクロック信号は、例えば、互いに同じ周波数である。ただし、互いに同期している必要はない。
【００３７】
各カメラ１，２，３は、Ｈｓｙｎｃ信号を１回発生する度に、１回の撮像動作を実行し、１ライン分（例えば４０９６画素分）の画像データを生成する。
【００３８】
各カメラ１，２，３は、カメラクロック信号、Ｈｓｙｎｃ信号及び生成した画像データを、対応するカメラリンク受信ＩＣ４，５，６に対して出力する。
【００３９】
すなわち、第１カメラ１は第１カメラリンク受信ＩＣ４に対して第１カメラクロック信号、第１カメラＨｓｙｎｃ信号及び第１画像データを出力する。
【００４０】
同様に、第２カメラ２は第２カメラリンク受信ＩＣ５に対して第２カメラクロック信号、第２カメラＨｓｙｎｃ信号及び第２画像データを出力する。
【００４１】
同様に、第３カメラ３は第３カメラリンク受信ＩＣ６に対して第３カメラクロック信号、第３カメラＨｓｙｎｃ信号及び第３画像データを出力する。
【００４２】
各カメラ１，２，３による画像データの出力は、Ｈｓｙｎｃ信号の発生をトリガとして、Ｈ１の画像データから順に、１カメラクロック毎に、１画素分ずつ行われる。
【００４３】
ただし、Ｈｓｙｎｃ信号の発生タイミングとＨ１の画像データの出力タイミングとは、必ずしも一致せず、Ｈｓｙｎｃ信号の発生タイミングから所定数のカメラクロック分だけ遅れる場合もある。
【００４４】
各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力されるカメラクロック信号、Ｈｓｙｎｃ信号及び画像データのうち、カメラクロック信号は、対応するカメラ入力調停回路７，８，９及び対応するＦＩＦＯメモリ１１，１２，１３に出力する。
【００４５】
また、各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力されるＨｓｙｎｃ信号を、対応するカメラ入力調停回路７，８，９及び対応するアドレス計算回路１４，１５，１６に出力する。
【００４６】
また、各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力される画像データを、対応するＦＩＦＯメモリ１１，１２，１３に出力する。
【００４７】
すなわち、第１カメラリンク受信ＩＣ４は、第１カメラクロック信号を第１カメラ入力調停回路７及び第１アドレス計算回路１４に、第１カメラＨｓｙｎｃ信号を第１カメラ入力調停回路７及び第１アドレス計算回路１４に、第１画像データを第１ＦＩＦＯメモリ１１に、それぞれ出力する。
【００４８】
同様に、第２カメラリンク受信ＩＣ５は、第２カメラクロック信号を第２カメラ入力調停回路８及び第２アドレス計算回路１５に、第２カメラＨｓｙｎｃ信号を第２カメラ入力調停回路８及び第２アドレス計算回路１５に、第２画像データを第２ＦＩＦＯメモリ１２に、それぞれ出力する。
【００４９】
同様に、第３カメラリンク受信ＩＣ６は、第３カメラクロック信号を第３カメラ入力調停回路９及び第３アドレス計算回路１６に、第３カメラＨｓｙｎｃ信号を第３カメラ入力調停回路９及び第３アドレス計算回路１６に、第３画像データを第３ＦＩＦＯメモリ１３に、それぞれ出力する。
【００５０】
なお、各カメラリンク受信ＩＣ４，５，６は、標準デジタル伝送方式のカメラリンクフォーマットのデータ形式で各信号及びデータを出力する。
【００５１】
各カメラ入力調停回路７，８，９は、各ＦＩＦＯメモリ１１，１２，１３に入力される画像データのうち、実際に各ＦＩＦＯメモリ１１，１２，１３に書き込む画像データを各ＦＩＦＯメモリ１１，１２，１３に対して指示するものである。
【００５２】
この指示は、図５に示すように、対応するカメラリンク受信ＩＣ４，５，６から入力されるカメラＨｓｙｎｃ信号の他に、設定値として各カメラ入力調停回路７，８，９に与えられた「データ開始クロック数」、「有効画素数」、「左端捨て画素数」及び「右端捨て画素数」を示す各データに基づくタイミングで、対応するＦＩＦＯメモリ１１，１２，１３に書込指示信号を出力することにより行う。
【００５３】
ここで、「有効画素数」は、各カメラ１，２，３による１回（１ライン分）の撮像動作により生成される有効な画像データの画素数を示す。有効な画像データとは、撮像対象物２１の画像を示す画像データを意味する。
【００５４】
本実施形態の場合、「有効画素数」は、例えば、各カメラ入力調停回路７，８，９で共通の値であり、「４０９６」である。
【００５５】
「データ開始クロック数」は、カメラＨｓｙｎｃ信号がＦＩＦＯメモリ１１，１２，１３に入力されてから、ＦＩＦＯメモリ１１，１２，１３に有効な画像データが入力され始めるまでのカメラクロック数を示す。Ｈｓｙｎｃ信号の発生タイミングと先頭のＨ１の画像データの出力タイミングとが一致する場合は、「データ開始クロック数」は「０」となる。Ｈ１の画像データの出力タイミングがＨｓｙｎｃ信号の発生タイミングから所定数のカメラクロック分だけ遅れる場合は、該所定数が「データ開始クロック数」となる。
【００５６】
「左端捨て画素数」は、有効な画像データのうち、左隣のカメラと撮像範囲が重複するためにＦＩＦＯメモリに書き込まれない画像データの画素数を示す。
【００５７】
「右端捨て画素数」は、有効な画像データのうち、右隣のカメラと撮像範囲が重複するためにＦＩＦＯメモリに書き込まれない画像データの画素数を示す。
【００５８】
なお、「データ開始クロック数」、「有効画素数」、「左端捨て画素数」及び「右端捨て画素数」は、例えば、図示しないＣＰＵから、各カメラ入力調停回路７，８，９に入力される構成とすることが挙げられるが、各カメラ入力調停回路７，８，９に予め設定されていても良い。
【００５９】
図５に示すように、各カメラ入力調停回路７，８，９は、カメラＨｓｙｎｃ信号が入力されたタイミングから起算して、（「データ開始クロック数」＋「左端捨て画素数」）のカメラクロックが入力されたタイミングで、対応するＦＩＦＯメモリ１１，１２，１３に出力する書込指示信号を非アクティブ（ローレベル）からアクティブ（ハイレベル）に切り替える。
【００６０】
また、各カメラ入力調停回路７，８，９は、カメラＨｓｙｎｃ信号が入力されたタイミングから起算して、（「データ開始クロック数」＋「有効画素数」−「右端捨て画素数」）のカメラクロックが入力されたタイミングで、対応するＦＩＦＯメモリ１１，１２，１３に出力する書込指示信号をアクティブから非アクティブに切り替える。
【００６１】
カメラ入力調停回路７，８，９からＦＩＦＯメモリ１１，１２，１３に入力される書込指示信号がアクティブの期間においては、各ＦＩＦＯメモリ１１，１２，１３は、対応するカメラ１，２，３から１カメラクロック毎に新たに入力される画像データを記憶する。
【００６２】
なお、一連の書込指示信号がＦＩＦＯメモリ１１，１２，１３に入力される期間にＦＩＦＯメモリ１１，１２，１３に書き込まれる画像データの数、すなわち、１ライン分の画像データのうちＦＩＦＯメモリ１１，１２，１３に記憶される画像データの画素数を、以下、書込画素数という。また、各カメラ１，２，３により生成される画像データのうち、ＦＩＦＯメモリ１１，１２，１３に書き込まれる画像データを、以下、書込画素という。
【００６３】
次に、図３乃至図５を参照して、各カメラ入力調停回路７，８，９のより具体的な動作の一例を説明する。
【００６４】
上記のように、第１カメラ１と第２カメラ２とで重複する撮像範囲は、例えば、５０画素分である（図３参照）。
【００６５】
そこで、本実施形態では、一例として、図４に示すように、第１画像データについては、右端の２５画素分（＝第１カメラ１と第２カメラ２との重複部分である５０画素分の画像データのうち、左半分に相当する）を、第１ＦＩＦＯメモリ１１への入力段階で削除する。
【００６６】
すなわち、第１カメラ入力調停回路７に設定される「右端捨て画素数」は、例えば「２５」である。
【００６７】
ただし、第１カメラ１の左隣にはカメラが存在せず、撮像範囲の左端においては重複部分がないため、第１カメラ入力調停回路７に設定される「左端捨て画素数」は、例えば「０」である（つまり、第１画像データについては左端捨てを行わない）。
【００６８】
従って、１ライン分の第１画像データのうちの書込画素数は、図４に示すように、例えば「４０７１」（＝４０９６−２５）である。
【００６９】
また、第２画像データについては、左右両端の２５画素分ずつを、第２ＦＩＦＯメモリ１２に書き込まないようにする。
【００７０】
すなわち、第２画像データについては、第１カメラ１と第２カメラ２との重複部分である５０画素分の画像データのうち右半分に相当する画像データと、第２カメラ２と第３カメラ３との重複部分である５０画素分の画像データのうち左半分に相当する画像データと、を第２ＦＩＦＯメモリ１２への入力段階で削除する。
【００７１】
よって、第２カメラ入力調停回路８に設定される「右端捨て画素数」並びに「右端捨て画素数」は、例えば「２５」である。
【００７２】
従って、１ライン分の第２画像データのうちの書込画素数は、図４に示すように、例えば「４０４６」（＝４０９６−２５−２５）である。
【００７３】
また、第３画像データについては、左端の２５画素分を第３ＦＩＦＯメモリ１３に書き込まないようにする。
【００７４】
すなわち、第３画像データについては、第２カメラ２と第３カメラ３との重複部分である５０画素分の画像データのうち右半分に相当する画像データを第３ＦＩＦＯメモリ１３への入力段階で削除する。
【００７５】
よって、第３カメラ入力調停回路９に設定される「左端捨て画素数」は、例えば「２５」である。
【００７６】
ただし、第３カメラ３の右隣にはカメラが存在せず、撮像範囲の右端においては重複部分がないため、第３カメラ入力調停回路９に設定される「右端捨て画素数」は、例えば「０」である（第３画像データについては右端捨てを行わない）。
【００７７】
従って、１ライン分の第３画像データのうちの書込画素数は、図４に示すように、例えば「４０７１」（＝４０９６−２５）である。
【００７８】
ここで、各ＦＩＦＯメモリ１１，１２，１３は、１画素分の画像データのみを書き込み可能な記憶領域を備えている。
【００７９】
これは、後述するように、各ＦＩＦＯメモリ１１，１２，１３に書き込まれた画像データは、次のカメラクロックがＦＩＦＯメモリ１１，１２，１３に入力されてＦＩＦＯメモリ１１，１２，１３に次の画像データが書き込まれるよりも前に、合成メモリ調停回路１７の制御下でセレクタ１８に読み出されるためである。
【００８０】
各ＦＩＦＯメモリ１１，１２，１３は、自身に画像データが書き込まれていない状態（書き込み領域が空の状態）であるか否かを示すＥｍｐｔｙ信号を、合成メモリ調停回路１７に対して出力する。
【００８１】
すなわち、第１ＦＩＦＯメモリ１１は、自身に画像データが書き込まれている状態のときには、第１Ｅｍｐｔｙ信号を非アクティブ（ローレベル）にし、自身に画像データが書き込まれていない状態（読み出された状態）のときには、第１Ｅｍｐｔｙ信号をアクティブ（ハイレベル）にする。
【００８２】
同様に、第２ＦＩＦＯメモリ１２は、自身に画像データが書き込まれているか否かに応じて、第２Ｅｍｐｔｙ信号を非アクティブ又はアクティブに切り替え、第３ＦＩＦＯメモリ１３は、自身に画像データが書き込まれているか否かに応じて、第３Ｅｍｐｔｙ信号を非アクティブ又はアクティブに切り替える。
【００８３】
合成メモリ調停回路１７は、各ＦＩＦＯメモリ１１，１２，１３から入力されるＥｍｐｔｙ信号の反転信号を順次に監視し、該反転信号がアクティブ（ハイレベル）であるときには、対応するＦＩＦＯメモリ１１，１２，１３と、対応するアドレス計算回路１４，１５，１６と、セレクタ１８と、に対して第１乃至第３ｗｒｉｔｅ信号を出力する。
【００８４】
また、合成メモリ調停回路１７は、Ｅｍｐｔｙ信号の反転信号の監視結果に応じて、セレクタ１８に対して出力するセレクト信号（ｓｅｌ）の値を切り替える。
【００８５】
すなわち、合成メモリ調停回路１７は、第１Ｅｍｐｔｙ信号の反転信号がアクティブであれば、第１ＦＩＦＯメモリ１１に画像データが書き込まれている状態であると判断し、該第１ＦＩＦＯメモリ１１、第１アドレス計算回路１４及びセレクタ１８に対し、第１ｗｒｉｔｅ信号を出力するとともに、セレクタ１８に出力するセレクト信号を例えば「１」に切り替える。
【００８６】
また、合成メモリ調停回路１７は、第２Ｅｍｐｔｙ信号の反転信号がアクティブであれば、第２ＦＩＦＯメモリ１２に画像データが書き込まれている状態であると判断し、該第２ＦＩＦＯメモリ１２、第２アドレス計算回路１５及びセレクタ１８に対し、第２ｗｒｉｔｅ信号を出力するとともに、セレクタ１８に出力するセレクト信号を例えば「２」に切り替える。
【００８７】
また、合成メモリ調停回路１７は、第３Ｅｍｐｔｙ信号の反転信号がアクティブであれば、第３ＦＩＦＯメモリ１３に画像データが書き込まれている状態であると判断し、該第３ＦＩＦＯメモリ１３、第３アドレス計算回路１６及びセレクタ１８に対し、第３ｗｒｉｔｅ信号を出力するとともに、セレクタ１８に出力するセレクト信号を例えば「３」に切り替える。
【００８８】
図６は合成メモリ調停回路１７の動作を示すフローチャートである。
【００８９】
図６に示すように、合成メモリ調停回路１７は、第１ＦＩＦＯメモリ１１から入力される第１Ｅｍｐｔｙ信号の反転信号がアクティブか否かを判定する（ステップＳ１）。
【００９０】
第１Ｅｍｐｔｙ信号の反転信号がアクティブであれば（ステップＳ１のＹｅｓ）、合成メモリ調停回路１７は、セレクタ１８に対して出力するセレクト信号（ｓｅｌ）の値を「１」とし、第１ＦＩＦＯメモリ１１、第１アドレス計算回路１４及びセレクタ１８に対して第１ｗｒｉｔｅ信号を１クロックだけ出力し（ステップＳ２）、ステップＳ３に移行する。
【００９１】
第１Ｅｍｐｔｙ信号の反転信号がアクティブでない場合（ステップＳ１のＮｏ）も、ステップＳ３に移行する。
【００９２】
ステップＳ３では、合成メモリ調停回路１７は、第２ＦＩＦＯメモリ１２から入力される第２Ｅｍｐｔｙ信号の反転信号がアクティブか否かを判定する。
【００９３】
第２Ｅｍｐｔｙ信号の反転信号がアクティブであれば（ステップＳ３のＹｅｓ）、合成メモリ調停回路１７は、セレクタ１８に対して出力するセレクト信号の値を「２」とし、第２ＦＩＦＯメモリ１２、第２アドレス計算回路１５及びセレクタ１８に対して第２ｗｒｉｔｅ信号を１クロックだけ出力し（ステップＳ４）、ステップＳ５に移行する。
【００９４】
第２Ｅｍｐｔｙ信号の反転信号がアクティブでない場合（ステップＳ３のＮｏ）も、ステップＳ５に移行する。
【００９５】
ステップＳ５では、合成メモリ調停回路１７は、第３ＦＩＦＯメモリ１３から入力される第３Ｅｍｐｔｙ信号の反転信号がアクティブか否かを判定する。
【００９６】
第３Ｅｍｐｔｙ信号の反転信号がアクティブであれば（ステップＳ５のＹｅｓ）、合成メモリ調停回路１７は、セレクタ１８に対して出力するセレクト信号の値を「３」とし、第３ＦＩＦＯメモリ１３、第３アドレス計算回路１６及びセレクタ１８に対して第３ｗｒｉｔｅ信号を１クロックだけ出力し（ステップＳ６）、ステップＳ１に戻る。
【００９７】
第３Ｅｍｐｔｙ信号の反転信号がアクティブでない場合（ステップＳ５のＮｏ）も、ステップＳ１に戻る。
【００９８】
図６のステップＳ２において、第１ＦＩＦＯメモリ１１は、第１ｗｒｉｔｅ信号を受けると、自身に書き込まれている画像データをセレクタ１８に対して出力する。
【００９９】
第１アドレス計算回路１４は、第１ｗｒｉｔｅ信号を受けると、第１ＦＩＦＯメモリ１１から出力される画像データの合成メモリ１９上におけるアドレスを計算し、その計算結果（後述するように、第１横アドレス及び第２縦アドレス）をセレクタ１８に出力する。
【０１００】
なお、各アドレス計算回路１４〜１６の動作の詳細は後述する。
【０１０１】
セレクタ１８は、セレクト信号の値が「１」であれば、各ＦＩＦＯメモリ１１〜１３からの出力のうち、第１ＦＩＦＯメモリ１１の出力を選択して合成メモリ１９に出力するとともに、各アドレス計算回路１４〜１６からの出力のうち、第１アドレス計算回路１４からの出力を選択して合成メモリ１９に出力する。更にセレクタ１８は、セレクト信号の値が「１」であれば、合成メモリ調停回路１７から出力されるｗｒｉｔｅ信号のうち、第１ｗｒｉｔｅ信号を選択して合成メモリ１９に出力する。
【０１０２】
このため、図６のステップＳ２においては、第１ＦＩＦＯメモリ１１から出力される画像データが、第１アドレス計算回路１４から出力される第１横アドレス及び第１縦アドレスに従って、合成メモリ１９の記憶領域に記憶される。
【０１０３】
同様に、図６のステップＳ４において、第２ＦＩＦＯメモリ１２は、第２ｗｒｉｔｅ信号を受けると、自身に書き込まれている画像データをセレクタ１８に対して出力する。
【０１０４】
第２アドレス計算回路１５は、第２ｗｒｉｔｅ信号を受けると、第２ＦＩＦＯメモリ１２から出力される画像データの合成メモリ１９上におけるアドレスを計算し、その計算結果（第２横アドレス及び第２縦アドレス）をセレクタ１８に出力する。
【０１０５】
セレクタ１８は、セレクト信号の値が「２」であれば、各ＦＩＦＯメモリ１１〜１３からの出力のうち、第２ＦＩＦＯメモリ１２の出力を選択して合成メモリ１９に出力するとともに、各アドレス計算回路１４〜１６からの出力のうち、第２アドレス計算回路１５からの出力を選択して合成メモリ１９に出力する。更にセレクタ１８は、セレクト信号の値が「２」であれば、合成メモリ調停回路１７から出力されるｗｒｉｔｅ信号のうち、第２ｗｒｉｔｅ信号を選択して合成メモリ１９に出力する。
【０１０６】
このため、図６のステップＳ４においては、第２ＦＩＦＯメモリ１２から出力される画像データが、第２アドレス計算回路１５から出力される第２横アドレス及び第２縦アドレスに従って、合成メモリ１９の記憶領域に記憶される。
【０１０７】
同様に、図６のステップＳ６において、第３ＦＩＦＯメモリ１３は、第３ｗｒｉｔｅ信号を受けると、自身に書き込まれている画像データをセレクタ１８に対して出力する。
【０１０８】
第３アドレス計算回路１６は、第３ｗｒｉｔｅ信号を受けると、第３ＦＩＦＯメモリ１３から出力される画像データの合成メモリ１９上におけるアドレスを計算し、その計算結果（第３横アドレス及び第３縦アドレス）をセレクタ１８に出力する。
【０１０９】
セレクタ１８は、セレクト信号の値が「３」であれば、各ＦＩＦＯメモリ１１〜１３からの出力のうち、第３ＦＩＦＯメモリ１３の出力を選択して合成メモリ１９に出力するとともに、各アドレス計算回路１４〜１６からの出力のうち、第３アドレス計算回路１６からの出力を選択して合成メモリ１９に出力する。更にセレクタ１８は、セレクト信号の値が「３」であれば、合成メモリ調停回路１７から出力されるｗｒｉｔｅ信号のうち、第３ｗｒｉｔｅ信号を選択して合成メモリ１９に出力する。
【０１１０】
このため、図６のステップＳ６においては、第３ＦＩＦＯメモリ１３から出力される画像データが、第３アドレス計算回路１６から出力される第３横アドレス及び第３縦アドレスに従って、合成メモリ１９の記憶領域に記憶される。
【０１１１】
このように、合成メモリ調停回路１７は、画像データの読み出しを行うＦＩＦＯメモリと、セレクタ１８が選択する画像データ、アドレス及びｗｒｉｔｅ信号と、を時分割で順次に切り替える。
【０１１２】
ここで、上記のように、各カメラ１，２，３は、１カメラクロック毎に、１画素分の画像データを出力する。このため、書込指示信号がアクティブである期間中においては、各ＦＩＦＯメモリ１１〜１３には、１カメラクロック毎に新たに画像データが書き込まれる。
【０１１３】
よって、各カメラ１，２，３が生成する画像データのうちの書込画素を漏れなく合成メモリ１９に記憶させるために、合成メモリ調停回路１７の動作用のクロック（以下、システムクロック）としては、各カメラクロックの３倍以上の周波数のものが用いられる。
【０１１４】
すなわち、合成メモリ調停回路１７は、例えば、１システムクロック毎に、図６のステップＳ１及びＳ２（或いはステップＳ１のみ）→ステップＳ３及びＳ４（或いはステップＳ３のみ）→ステップＳ５及びＳ６（或いはステップＳ５のみ）→ステップＳ１及びＳ２（或いはステップＳ１のみ）→・・・の処理を順次に循環的に実行することにより、各カメラ１，２，３が生成する画像データのうち書込画素を、各ＦＩＦＯメモリ１１〜１３からオーバーフローさせることなくセレクタ１８に読み出し、合成メモリ１９に記憶させることができるのである。
【０１１５】
次に、各アドレス計算回路１４〜１６の動作の詳細を説明する。
【０１１６】
図７は、各アドレス計算回路１４〜１６の構成を示すブロック図である。
【０１１７】
図７に示すように、各アドレス計算回路１４〜１６は、横アドレス算出用のカウント動作を行う横アドレスインクリメンタルカウンタ３１と、横アドレスインクリメンタルカウンタ３１から出力されるカウント値と予め設定されたオフセット値とを加算して横アドレスとしてセレクタ１８に出力する加算器３２と、横アドレスインクリメンタルカウンタ３１のカウント値と書込画素数とを比較する比較器３３と、縦アドレス算出用のカウント動作を行ってカウント値をセレクタ１８に対して出力する縦アドレスインクリメンタルカウンタ３４と、を備えている。
【０１１８】
先ず、アドレス計算回路１４〜１６のうち、第１アドレス計算回路１４について説明する。
【０１１９】
第１アドレス計算回路１４の横アドレスインクリメンタルカウンタ３１には、第１カメラリンク受信ＩＣ４からの第１カメラＨｓｙｎｃ信号と、合成メモリ調停回路１７からの第１ｗｒｉｔｅ信号と、が入力される。
【０１２０】
第１アドレス計算回路１４の横アドレスインクリメンタルカウンタ３１は、第１ｗｒｉｔｅ信号が１つ入力される度に、カウント値を１インクリメントし、第１カメラＨｓｙｎｃ信号が入力される度に、カウント値をリセットして「０」にする。
【０１２１】
従って、具体的には、第１アドレス計算回路１４の横アドレスインクリメンタルカウンタ３１のカウント値は、第１ｗｒｉｔｅ信号の入力毎に「１」から「４０７１」まで順次カウントアップされた後、次の第１カメラＨｓｙｎｃ信号の入力によりリセットされて「０」となる。
【０１２２】
第１アドレス計算回路１４の加算器３２に入力されるオフセット値は、例えば、「０」である。このため、第１アドレス計算回路１４の加算器３２から出力される第１横アドレスは、横アドレスインクリメンタルカウンタ３１から出力されるカウント値に等しく、「１」から「４０７１」までの値をとる。
【０１２３】
従って、第１アドレス計算回路１４においては、図８に示すように、加算器３２を省略した構成とし、横アドレスインクリメンタルカウンタ３１から出力されるカウント値をそのまま第１横アドレスとして出力することも可能である。
【０１２４】
第１アドレス計算回路１４の比較器３３には、横アドレスインクリメンタルカウンタ３１のカウント値（Ｃ）と、第１画像データについての書込画素数（Ｄ）と、が入力される。第１画像データの書込画素数は、上記のように、例えば「４０７１」である。
【０１２５】
なお、第１乃至第３画像データの各書込画素数は、例えば、図示しないＣＰＵなどにより演算し、その演算結果を各アドレス計算回路１４〜１６の比較器３３に入力すると良い。
【０１２６】
比較器３３は、カウント値（Ｃ）が書込画素数（Ｄ）に達したら（Ｄ≦Ｃを満たしたら）、縦アドレスインクリメンタルカウンタ３４に対してインクリメント信号を１つ出力する。
【０１２７】
第１アドレス計算回路１４の縦アドレスインクリメンタルカウンタ３４は、比較器３３からインクリメント信号が入力される度に、カウント値を１インクリメントし、取込トリガ信号が入力される度に、カウント値をリセットして「０」にする。
【０１２８】
第１アドレス計算回路１４の縦アドレスインクリメンタルカウンタ３４は、カウント値を第１縦アドレスとしてセレクタ１８に出力する。
【０１２９】
つまり、１ライン分の第１画像データのうち書込画素数分の画像データが第１ＦＩＦＯメモリ１１から読み出される度に、第１縦アドレスが１インクリメントされる。
【０１３０】
ここで、撮像対象物２１が、図２に示すように絵柄２２が所定間隔で印刷されたウェブである場合の取込トリガ信号は、例えば、次に説明するようにして縦アドレスインクリメンタルカウンタ３４に入力することが挙げられる。
【０１３１】
先ず、撮像対象物２１に対する絵柄２２の印刷は、例えば、円筒状の版胴を有する輪転式の印刷機により、該版胴が１回転する度に行われる。また、図１の画像処理装置１００及びカメラ１，２，３は、絵柄２２を印刷する印刷機の下流に設置されている。また、印刷機には、上記版胴が１回転する度に、回転検出信号を発生する回転検出信号発生器を設ける。そして、この回転検出信号発生器から出力される回転検出信号と同じ周期で発生する取込トリガ信号を、第１乃至第３アドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４に入力する。なお、取込トリガ信号のタイミングは、各カメラ１，２，３により絵柄２２を撮像できるようなタイミングに設定する。
【０１３２】
次に、第２アドレス計算回路１５について説明する。
【０１３３】
第２アドレス計算回路１５の横アドレスインクリメンタルカウンタ３１には、第２カメラリンク受信ＩＣ５からの第２カメラＨｓｙｎｃ信号と、合成メモリ調停回路１７からの第２ｗｒｉｔｅ信号と、が入力される。
【０１３４】
第２アドレス計算回路１５の横アドレスインクリメンタルカウンタ３１は、第２ｗｒｉｔｅ信号が１つ入力される度に、カウント値を１インクリメントし、第２カメラＨｓｙｎｃ信号が入力される度に、カウント値をリセットして「０」にする。
【０１３５】
従って、具体的には、第２アドレス計算回路１５の横アドレスインクリメンタルカウンタ３１のカウント値は、第２ｗｒｉｔｅ信号の入力毎に「１」から「４０４６」まで順次カウントアップされた後、次の第２カメラＨｓｙｎｃ信号の入力によりリセットされて「０」となる。
【０１３６】
第２アドレス計算回路１５の加算器３２に入力されるオフセット値は、例えば、「４０７１」である。このため、第２アドレス計算回路１５の加算器３２から出力される第２横アドレスは、横アドレスインクリメンタルカウンタ３１から出力されるカウント値に４０７１を加えた数であり、「４０７１」から「８１１７」までの値をとる。
【０１３７】
なお、オフセット値は、例えば、図示しないＣＰＵから加算器３２に入力されるように構成することが挙げられる。
【０１３８】
第２アドレス計算回路１５の比較器３３には、横アドレスインクリメンタルカウンタ３１のカウント値（Ｃ）と、第２画像データについての書込画素数（Ｄ）と、が入力される。第２画像データの書込画素数は、上記のように、例えば「４０４６」である。
【０１３９】
比較器３３は、カウント値（Ｃ）が書込画素数（Ｄ）に達したら（Ｄ≦Ｃを満たしたら）、縦アドレスインクリメンタルカウンタ３４に対してインクリメント信号を１つ出力する。
【０１４０】
縦アドレスインクリメンタルカウンタ３４は、比較器３３からインクリメント信号が入力される度に、カウント値を１インクリメントし、取込トリガ信号が入力される度に、カウント値をリセットして「０」にする。
【０１４１】
第２アドレス計算回路１５の縦アドレスインクリメンタルカウンタ３４は、カウント値を第２縦アドレスとしてセレクタ１８に出力する。
【０１４２】
つまり、１ライン分の第２画像データのうち書込画素数分の画像データが第２ＦＩＦＯメモリ１２から読み出される度に、第２縦アドレスが１インクリメントされる。
【０１４３】
次に、第３アドレス計算回路１６について説明する。
【０１４４】
第３アドレス計算回路１６の横アドレスインクリメンタルカウンタ３１には、第３カメラリンク受信ＩＣ６からの第３カメラＨｓｙｎｃ信号と、合成メモリ調停回路１７からの第３ｗｒｉｔｅ信号と、が入力される。
【０１４５】
第３アドレス計算回路１６の横アドレスインクリメンタルカウンタ３１は、第３ｗｒｉｔｅ信号が１つ入力される度に、カウント値を１インクリメントし、第３カメラＨｓｙｎｃ信号が入力される度に、カウント値をリセットして「０」にする。
【０１４６】
従って、具体的には、第３アドレス計算回路１６の横アドレスインクリメンタルカウンタ３１のカウント値は、第３ｗｒｉｔｅ信号の入力毎に「１」から「４０７１」まで順次カウントアップされた後、次の第２カメラＨｓｙｎｃ信号の入力によりリセットされて「０」となる。
【０１４７】
第３アドレス計算回路１５の加算器３２に入力されるオフセット値は、例えば、「８１１７」（＝４０７１＋４０４６）である。このため、第３アドレス計算回路１６の加算器３２から出力される第３横アドレスは、横アドレスインクリメンタルカウンタ３１から出力されるカウント値に８１１７を加えた数であり、「４０７２」から「１２１８８」までの値をとる。
【０１４８】
第３アドレス計算回路１６の比較器３３には、横アドレスインクリメンタルカウンタ３１のカウント値（Ｃ）と、第３画像データについての書込画素数（Ｄ）と、が入力される。第３画像データの書込画素数は、上記のように、例えば「４０７１」である。
【０１４９】
比較器３３は、カウント値（Ｃ）が書込画素数（Ｄ）に達したら（Ｄ≦Ｃを満たしたら）、縦アドレスインクリメンタルカウンタ３４に対してインクリメント信号を１つ出力する。
【０１５０】
縦アドレスインクリメンタルカウンタ３４は、比較器３３からインクリメント信号が入力される度に、カウント値を１インクリメントし、取込トリガ信号が入力される度に、カウント値をリセットして「０」にする。
【０１５１】
第３アドレス計算回路１６の縦アドレスインクリメンタルカウンタ３４は、カウント値を第３縦アドレスとしてセレクタ１８に出力する。
【０１５２】
つまり、１ライン分の第３画像データのうち書込画素数分の画像データが第３ＦＩＦＯメモリ１２から読み出される度に、第３縦アドレスが１インクリメントされる。
【０１５３】
図９は合成メモリ１９が備える記憶領域のうち１個の絵柄２２と対応する記憶領域の模式図、図１０は１つの取込トリガ信号が発生してから次の取込トリガ信号が発生するまでのインターバルの間に各カメラ１，２，３により撮像される画像の範囲Ｒ１、Ｈ２、Ｈ３を示す図、図１１は各カメラ１，２，３により得られた画像データがどのように合成メモリ１９に記憶されるかを模式的に説明するための図である。
【０１５４】
本実施形態の場合、例えば、第１ＦＩＦＯメモリ１１から読み出される画像データは、合成メモリ１９の横アドレスＨ１からＨ４０７１までに亘る記憶領域に記憶される（図９参照）。
【０１５５】
また、第２ＦＩＦＯメモリ１２から読み出される画像データは、合成メモリ１９の横アドレスＨ４０７２からＨ８１１７までに亘る記憶領域に記憶される（図９参照）。
【０１５６】
また、第３ＦＩＦＯメモリ１３から読み出される画像データは、合成メモリ１９の横アドレスＨ８１１８からＨ１２１８８までに亘る記憶領域に記憶される（図９参照）。
【０１５７】
ここで、各カメラ１，２，３は、１つの取込トリガ信号が発生してから次の取込トリガ信号が発生するまでのインターバルに、４０９６個のＨｓｙｎｃ信号を発生したとする。
【０１５８】
この場合、図９に示すように、第１乃至第３画像データは、合成メモリ１９の縦アドレスＶ１からＶ４０９６までに亘る記憶領域に記憶される（図９参照）。
【０１５９】
すなわち、合成メモリ１９において、１つの絵柄２２と対応する記憶領域は、例えば、Ｈ１〜Ｈ１２１８８までの１２１８８画素分の横アドレスを有しているとともに、例えば、Ｖ１〜Ｖ４０９６までの４０９６画素分の縦アドレスを有している。
【０１６０】
なお、「Ｖ１」は縦アドレスが１番地であることを意味し、同様に、Ｖ４０９６は縦アドレスが４０９６番地であることを意味する。
【０１６１】
図１１（ａ）に示す画像４１は、第１カメラ１により図１０の撮像範囲Ｒ１を撮像することにより得られる画像から右端の２５画素分を削除した画像である。
【０１６２】
また、図１１（ａ）に示す画像４２は、第２カメラ２により図１０の撮像範囲Ｒ２を撮像することにより得られる画像から左右両端の各々２５画素分を削除した画像である。
【０１６３】
また、図１１（ａ）に示す画像４３は、第３カメラ３により図１０の撮像範囲Ｒ３を撮像することにより得られる画像から左端の２５画素分を削除した画像である。
【０１６４】
また、図１１（ｂ）に示す画像４４は、画像４１の右隣に画像４２を繋げ、更に、画像４２の右隣に画像４３を横に繋げてなる画像である。
【０１６５】
上記のような構成の画像処理装置１００は、要するに、図１１（ａ）に示す画像４１〜４３を、図１１（ｂ）に示す１つの画像４４にまとめて合成メモリ１９に記憶させるような動作を行うものであると言える。
【０１６６】
第１カメラ１の１回目の撮像動作により生成されたＨ１〜Ｈ４０９６までの画像データのうち、右端の２５画素分を除く画像データは、合成メモリ１９の１ライン目である縦アドレスＶ１のラインにおけるＨ１〜Ｈ４０７１までの横アドレスに記憶される。
【０１６７】
同様に、第２カメラ２の１回目の撮像動作により生成されたＨ１〜Ｈ４０９６までの画像データのうち、左右両端の各々２５画素分を除く画像データは、合成メモリ１９の１ライン目である縦アドレスＶ１のラインにおけるＨ４０７２〜Ｈ８１１７までの横アドレスに記憶される。
【０１６８】
同様に、第３カメラ３の１回目の撮像動作により生成されたＨ１〜Ｈ４０９６までの画像データのうち、左端の２５画素分を除く画像データは、合成メモリ１９の１ライン目である縦アドレスＶ１のラインにおけるＨ８１１８〜Ｈ１２１８８までの横アドレスに記憶される。
【０１６９】
第１カメラ１の２回目以降の撮像動作により生成された画像データは、同様に、合成メモリ１９の縦アドレスＶ２〜Ｖ４０９６のラインにおいて、それぞれＨ１〜Ｈ４０７１までの横アドレスに記憶される。
【０１７０】
同様に、第２カメラ２の２回目以降の撮像動作により生成された画像データは、同様に、合成メモリ１９の縦アドレスＶ２〜Ｖ４０９６のラインにおいて、それぞれＨ４０７２〜Ｈ８１１７までの横アドレスに記憶される。
【０１７１】
同様に、第３カメラ２の２回目以降の撮像動作により生成された画像データは、同様に、合成メモリ１９の縦アドレスＶ２〜Ｖ４０９６のラインにおいて、それぞれＨ８１１８〜Ｈ１２１８８までの横アドレスに記憶される。
【０１７２】
こうして、各カメラ１，２，３により得られる第１乃至第３画像データが、図１１（ｂ）に示す１つの画像４４を示す一連の画像データとして合成メモリ１９に記憶される。
【０１７３】
以上のような第１の実施形態によれば、１つの画像処理装置１００を複数のカメラ１，２，３で共用する構成であるため、画像処理装置１００をカメラ１，２，３の台数だけ備える必要がある場合と比べて低コスト化及び省スペース化が図れる。
【０１７４】
また、複数のカメラ１，２，３によりそれぞれ得られる画像データを、あたかも１台のカメラにより得られる１つの画像データであるかのように扱うことが可能となる。よって、合成メモリ１９の後段では、撮像範囲の重複を気にする必要が無くなり、且つ、複数の処理結果を集計する作業も必要なくなる。
【０１７５】
〔第２の実施形態〕
第２の実施形態では、撮像対象物を撮像するカメラがエリアセンサ式カメラであり、カメラの個数が３台である例を説明する。
【０１７６】
本実施の形態は、以下に説明する点の他は、上記の第１の実施形態と同様である。このため、第２の実施形態の構成及び動作について、上記の第１の実施形態と同様の点については、その説明を省略する。
【０１７７】
図１２は第２の実施形態に係る画像処理装置２００の構成を示すブロック図、図１３は第２の実施形態におけるカメラ１，２，３の平面的な配置の一例を示す図、図１４は第２の実施形態における第１乃至第３アドレス計算回路１４，１５，１６を示すブロック図である。
【０１７８】
図１２に示すように、本実施形態に係る画像処理装置２００は、第１の実施形態に係る画像処理装置２００と同様の構成を備えている。
【０１７９】
図１３に示すように、本実施形態の場合も、各カメラ１，２，３は、例えば、横並びに配置されている。
【０１８０】
本実施形態の場合、各カメラ１，２，３は、例えば、横方向Ｂに４０９６画素分、縦方向（走行方向Ａ）に４０９６画素分の、合計で４０９６×４０９６個の撮像素子をマトリクス状の配置で備えている。
【０１８１】
そして、１回の撮像動作により、各撮像素子が画像を取り込む。すなわち、各カメラ１，２，３は、１回の撮像動作により、各々４０９６×４０９６画素分の画像データを生成する。
【０１８２】
なお、第１カメラ１は、１回の撮像動作により、例えば、図１０の撮像範囲Ｒ１の全体の画像を取り込む。同様に、１回の撮像動作により、第２カメラ２は、例えば、図１０の撮像範囲Ｒ２の全体の画像を、第３カメラ３は、例えば、図１０の撮像範囲Ｒ３の全体の画像を、それぞれ取り込む。
【０１８３】
本実施形態の場合、各カメラ１，２，３は、個別に、一定周期のカメラクロック信号と、横アドレスのリセットタイミングを示す一定周期のカメラＨｓｙｎｃ信号と、一定周期の撮像タイミングを示すカメラＶｓｙｎｃ信号を発生する。
【０１８４】
本実施形態の場合、上記の第１の実施形態における取込トリガ信号の代わりに、カメラＶｓｙｎｃ信号が用いられる。従って、取込トリガ信号は不要である。
【０１８５】
第１カメラ１は第１カメラクロック信号、第１カメラＨｓｙｎｃ信号及び第１カメラＶｓｙｎｃ信号を発生する。同様に、第２カメラ２は第２カメラクロック信号、第２カメラＨｓｙｎｃ信号及び第２カメラＶｓｙｎｃ信号を発生し、第３カメラ３は第３カメラクロック信号、第３カメラＨｓｙｎｃ信号及び第３Ｖｓｙｎｃ信号を発生する。
【０１８６】
各カメラ１，２，３は、Ｖｓｙｎｃ信号を１回発生する度に、１回の撮像動作を実行し、例えば４０９６×４０９６画素分の画像データを生成する。
【０１８７】
各カメラ１，２，３は、カメラクロック信号、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号及び生成した画像データを、対応するカメラリンク受信ＩＣ４，５，６に対して出力する。
【０１８８】
すなわち、第１カメラ１は第１カメラリンク受信ＩＣ４に対して第１カメラクロック信号、第１カメラＨｓｙｎｃ信号、第１カメラＶｓｙｎｃ信号及び第１画像データを出力する。
【０１８９】
同様に、第２カメラ２は第２カメラリンク受信ＩＣ５に対して第２カメラクロック信号、第２カメラＨｓｙｎｃ信号、第２カメラＶｓｙｎｃ信号及び第２画像データを出力する。
【０１９０】
同様に、第３カメラ３は第３カメラリンク受信ＩＣ６に対して第３カメラクロック信号、第３カメラＨｓｙｎｃ信号、第３カメラＶｓｙｎｃ信号及び第３画像データを出力する。
【０１９１】
各カメラ１，２，３による画像データの出力は、１回目のＨｓｙｎｃ信号の発生をトリガとして、１ライン目のＨ１の画像データから順に、１カメラクロック毎に、１画素分ずつ行われ、１ライン目のＨ４０９６の画像データの次は、同様に、２回目のＨｓｙｎｃ信号の発生をトリガとして、２ライン目のＨ１の画像データから順に、１画素分ずつ行われ、順次に最終ライン（例えば４０９６ライン目）の画像データまで出力される。
【０１９２】
本実施形態の場合、各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力されるＶｓｙｎｃ信号を、対応するアドレス計算回路１４，１５，１６に出力する。
【０１９３】
すなわち、第１カメラリンク受信ＩＣ４は第１カメラＶｓｙｎｃ信号を第１アドレス計算回路１４に、第２カメラリンク受信ＩＣ５は第２カメラＶｓｙｎｃ信号を第２アドレス計算回路１５に、第３カメラリンク受信ＩＣ６は第３カメラＶｓｙｎｃ信号を第３アドレス計算回路１６に、それぞれ出力する。
【０１９４】
そして、本実施形態の場合の各アドレス計算回路１４，１５，１６の縦アドレスインクリメンタルカウンタ３４のカウント値は、図１４に示すように、対応するカメラリンク受信ＩＣ４，５，６から入力されるカメラＶｓｙｎｃ信号によりリセットされる。
【０１９５】
その他の点は、上記の第１の実施形態と同様であるため説明を省略するが、本実施形態の場合も、各カメラ１，２，３により得られる第１乃至第３画像データが、図１１（ｂ）に示す１つの画像４４を示す一連の画像データとして合成メモリ１９に記憶される。
【０１９６】
以上のような第２の実施形態によれば、カメラ１，２，３がエリアセンサ式カメラである場合に、上記の第１の実施形態と同様の効果が得られる。
【０１９７】
＜第２の実施形態の変形例＞
上記の第２の実施形態では、図１３に示すように、各カメラ１，２，３が横並びに配置されている例を説明したが、各カメラ１，２，３の寸法が大きいと隣のカメラと干渉するために横並びに配置できない場合がある。
【０１９８】
この場合、例えば、図１５に示すように、各カメラ１，２，３を互いに干渉しないように走行方向Ａにおいて互い違いに配置する必要がある。
【０１９９】
具体的には、例えば、中央のカメラ２の走行方向Ａにおける位置を、他の２つのカメラ１，３に対してずらすことにより、カメラ１，２，３間の干渉を避ける。
【０２００】
ただし、この場合、カメラ２の撮像タイミングを、他の２つのカメラ１，３の撮像タイミングに対してずらす必要がある。
【０２０１】
図１５に示す配置の場合、カメラ２の撮像タイミングを、他の２つのカメラ１，３の撮像タイミングよりも、撮像対象物２１が走行方向Ａに距離Ｌだけ移動するのに要する時間だけ早める。
【０２０２】
これにより、この変形例の場合も上記の第２の実施形態と同様の効果が得られる。
【０２０３】
〔第３の実施形態〕
上記の第１の実施形態では各カメラ１，２，３がラインセンサ式カメラである例を、上記の第２の実施形態では各カメラ１，２，３がエリアセンサ式カメラである例を、それぞれ説明したが、本実施形態では、各カメラ１，２，３として、ラインセンサ式カメラ又はエリアセンサ式カメラの何れか一方を選択的に画像処理装置に接続することが可能な例を説明する。
【０２０４】
図１６は第３の実施形態に係る画像処理装置３００の構成を示すブロック図である。
【０２０５】
図１６に示すように、本実施形態に係る画像処理装置３００は、上記の第１及び第２の実施形態に係る画像処理装置１００，２００と同様の構成要素を備えている。
【０２０６】
本実施形態の画像処理装置３００は、各カメラ１，２，３をラインセンサ式カメラとした場合は、上記の第１の実施形態と同様に機能する。他方、各カメラ１，２，３をエリアセンサ式カメラとした場合、画像処理装置３００は、上記の第２の実施形態と同様に機能する。
【０２０７】
そのような動作を可能とするために、本実施形態の画像処理装置３００は、取込トリガ信号と第１カメラＶｓｙｎｃ信号のうちの何れか一方の信号を選択的に第１アドレス計算回路１４に出力する第１トリガセレクタ５１と、取込トリガ信号と第２カメラＶｓｙｎｃ信号のうちの何れか一方の信号を選択的に第２アドレス計算回路１５に出力する第２トリガセレクタ５２と、取込トリガ信号と第３カメラＶｓｙｎｃ信号のうちの何れか一方の信号を選択的に第３アドレス計算回路１６に出力する第３トリガセレクタ５３と、を更に備える。
【０２０８】
すなわち、それぞれラインセンサ式カメラであるカメラ１，２，３を画像処理装置３００に接続した場合には、第１トリガセレクタ５１は取込トリガ信号を選択して第１アドレス計算回路１４に出力し、第２トリガセレクタ５２は取込トリガ信号を選択して第２アドレス計算回路１５に出力し、第３トリガセレクタ５３は取込トリガ信号を選択して第３アドレス計算回路１６に出力する。この場合、第１乃至第３のアドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４は、それぞれ、取込トリガ信号の入力によりカウント値をリセットする。
【０２０９】
他方、それぞれエリアセンサ式カメラであるカメラ１，２，３を画像処理装置３００に接続した場合には、第１トリガセレクタ５１は第１カメラ１から第１カメラリンク受信ＩＣ４を介して出力される第１カメラＶｓｙｎｃ信号を選択して第１アドレス計算回路１４に出力し、第２トリガセレクタ５２は第２カメラ２から第２カメラリンク受信ＩＣ５を介して出力される第２カメラＶｓｙｎｃ信号を選択して第２アドレス計算回路１５に出力し、第３トリガセレクタ５３は第３カメラ３から第３カメラリンク受信ＩＣ６を介して出力される第３カメラＶｓｙｎｃ信号を選択して第３アドレス計算回路１６に出力する。この場合、第１乃至第３のアドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４は、それぞれ、第１乃至第３カメラＨｓｙｎｃ信号の入力によりカウント値をリセットする。
【０２１０】
以上のような第３の実施形態によれば、用途に応じてカメラ１，２，３をラインセンサ式カメラとしたり、或いは、エリアセンサ式カメラとすることができる。
【０２１１】
〔第４の実施形態〕
上記の第１の実施形態では、撮像対象物２１の片面にのみ絵柄２２が印刷されている例を説明したが、本実施形態では、撮像対象物の両面に絵柄が印刷されており、両面の絵柄を撮像し、これら両面の絵柄の画像データをまとめて合成メモリ１９に記憶する例を説明する。
【０２１２】
図１７は第４の実施形態に係る画像処理装置４００の構成を示すブロック図、図１８は撮像対象物２１を示す図であり、このうち図１８（ａ）は表面を、図１８（ｂ）は裏面を、それぞれ示す。図１９は各カメラ１〜３、６１〜６３の配置と撮像範囲を示す図、図２０は合成メモリ１９が備える記憶領域のうち表裏一対の絵柄２２、２３と対応する記憶領域の模式図、図２１は各カメラ１〜３、６１〜６３により得られた画像データがどのように合成メモリ１９に記憶されるかを模式的に説明するための図である。
【０２１３】
図１７に示すように、本実施形態に係る画像処理装置４００は、第１カメラ１と対応する第１処理系７１と、第２カメラ２と対応する第２処理系７２と、第３カメラ３と対応する第３処理系７３と、第４カメラ４と対応する第４処理系７４と、第５カメラ５と対応する第５処理系７５と、第６カメラ６と対応する第６処理系７６と、合成メモリ調停回路１７と、セレクタ１８と、合成メモリ１９と、エンコーダ８１と、遅延回路８２と、を備えている。
【０２１４】
第１処理系７１は、第１の実施形態における第１カメラリンク受信ＩＣ４、第１カメラ入力調停回路７、第１ＦＩＦＯメモリ１１及び第１アドレス計算回路１４を備えるものである。
【０２１５】
同様に、第２処理系７２は、第１の実施形態における第２カメラリンク受信ＩＣ５、第２カメラ入力調停回路８、第２ＦＩＦＯメモリ１２及び第２アドレス計算回路１５を備えるものであり、第３処理系７３は、第１の実施形態における第３カメラリンク受信ＩＣ６、第３カメラ入力調停回路９、第３ＦＩＦＯメモリ１３及び第３アドレス計算回路１６を備えるものである。
【０２１６】
また、第４処理系７４は、第１処理系７１と同様の構成を有し、第１カメラ１からの出力に対して第１処理系７１が行うのと同じような動作を、第４カメラ６１からの出力に対して行う（ただし、後述するように、画像データの横アドレスを、第１画像データに対して（例えば１２１８８画素分）オフセットさせる）。
【０２１７】
また、第５処理系７５は、第２処理系７２と同様の構成を有し、第２カメラ２からの出力に対して第２処理系７２が行うのと同じような動作を、第５カメラ６２からの出力に対して行う（ただし、後述するように、画像データの横アドレスを、第２画像データに対して（例えば１２１８８画素分）オフセットさせる）。
【０２１８】
また、第６処理系７６は、第３処理系７３と同様の構成を有し、第３カメラ３からの出力に対して第３処理系７３が行うのと同じような動作を、第６カメラ６３からの出力に対して行う（ただし、後述するように、画像データの横アドレスを、第３画像データに対して（例えば１２１８８画素分）オフセットさせる）。
【０２１９】
本実施形態の場合、カメラの台数が６であるため、各カメラ１〜３、６１〜６３が生成する画像データのうちの書込画素を漏れなく合成メモリ１９に記憶させるために、合成メモリ調停回路１７の動作用のシステムクロックとしては、各カメラクロックの６倍以上の周波数のものが用いられる。
【０２２０】
本実施形態の場合、図１８に示すように、撮像対象物２１の表側には絵柄２２が、裏側には絵柄２３が、それぞれ走行方向Ａにおいて所定間隔で印刷されている。
【０２２１】
また、本実施形態の場合、図１８及び図１９に示すように、表側の絵柄２２を撮像するためのカメラ１，２，３と、裏側の絵柄２３を撮像するためのカメラ６１，６２，６３と、を用いる。
【０２２２】
なお、各カメラ１〜３、６１〜６３は、例えば、第１の実施形態と同様のラインセンサ式カメラである。
【０２２３】
図１８に示すように、各カメラ１〜３、６１〜６３の配置スペースの都合上、カメラ６１，６２，６３の配置は、例えば、カメラ１，２，３に対して走行方向Ａにおいて距離Ｍだけずらした配置とされている。
【０２２４】
カメラ１〜３は、上記の第１の実施形態と同様に、横方向Ｂにおいて等間隔で一列に配置されている。
【０２２５】
同様に、カメラ６１〜６３は、カメラ１〜３よりも距離Ｍだけ走行方向Ａにおける後方位置において、横方向Ｂに等間隔で一列に配置されている。
【０２２６】
図１９に示すように、隣り合うカメラ１〜３の視野１０は、上記の第１の実施形態と同様に重複している。同様に、隣り合うカメラ６１〜６３の視野１０も重複している。
【０２２７】
また、本実施形態の場合、上記のように、カメラ６１〜６３は、走行方向Ａにおいて、カメラ１〜３よりも距離Ｍだけ後方に配置されている。このため、カメラ６１〜６３により生成された第４乃至第６画像データの合成メモリ１９上の縦アドレスをリセットするための取込トリガ信号は、撮像対象物２１が距離Ｍだけ走行するのに要する時間だけ遅延させる必要がある。
【０２２８】
このような動作を実現するため、本実施形態の場合、取込トリガ信号は、図１７に示す遅延回路８２を介して、第４乃至第６処理系７４〜７６へ出力する。
【０２２９】
ここで、図１７に示すエンコーダ８１は、撮像対象物２１の搬送装置に設けられ、撮像対象物２１が走行方向Ａに所定の単位距離だけ走行するたびに、１パルスの検出信号を遅延回路８２に出力する。
【０２３０】
遅延回路８２は、当該遅延回路８２に対して取込トリガ信号が入力されたタイミングを起点として、距離Ｍに相当する回数のパルスがエンコーダ８１から入力されたタイミングをもって、取込トリガ信号を第４乃至第６処理系７４〜７６の各アドレス計算回路１４〜１６へ出力する。
【０２３１】
すなわち、遅延回路８２は、取込トリガ信号を、撮像対象物２１が距離Ｍだけ走行するのに要する時間だけ遅延させて出力する。
【０２３２】
第４乃至第６処理系７４〜７６の各アドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４は、遅延回路８２から取込トリガ信号が入力されたタイミングで、縦アドレスをリセットして「０」にする。
【０２３３】
これにより、合成メモリ１９においては、各カメラ６１〜６３により生成された第４乃至第６画像データの縦アドレスと、各カメラ１〜３により生成された第１乃至第３画像データの縦アドレスと、を揃えることができる。
【０２３４】
図２１（ａ）に示す画像４１〜４３は、第１の実施形態と同様の画像である。
【０２３５】
図２１（ａ）に示す画像４５は、第４カメラ６１により画像４１の裏側に相当する部位を撮像することにより得られる画像から右端の２５画素分を削除した画像である。
【０２３６】
図２１（ａ）に示す画像４６は、第５カメラ６２により画像４２の裏側に相当する部位を撮像することにより得られる画像から左右両端の各々２５画素分を削除した画像である。
【０２３７】
図２１（ａ）に示す画像４６は、第６カメラ６３により画像４３の裏側に相当する部位を撮像することにより得られる画像から左端の２５画素分を削除した画像である。
【０２３８】
図２１（ｂ）に示すように、本実施形態では、第１カメラ１により取り込まれる画像４１、第２カメラ２により取り込まれる画像４２、及び、第３カメラ３により取り込まれる画像４３だけでなく、第４カメラ４により取り込まれる画像４５、第５カメラ５により取り込まれる画像４６、及び、第６カメラ６により取り込まれる画像４７も一纏めにした一連の画像として、合成メモリ１９に記憶させる。
【０２３９】
画像４１〜４３については、合成メモリ１９に対し、上記の第１の実施形態と同様のアドレスに記憶させる（図２０参照）。
【０２４０】
また、画像４５については、画像４１に対して横アドレスを例えば１２１８８画素分オフセットさせて、合成メモリ１９に記憶させる。
【０２４１】
すなわち、画像４５は、合成メモリ１９に対し、縦アドレスＶ１のラインからＶ４０９６のラインにかけて、横アドレスＨ１２１８９からＨ１６２５９の領域に記憶させる（図２０参照）。
【０２４２】
同様に、画像４６については画像４２に対して横アドレスを例えば１２１８８画素分オフセットさせ、画像４７については画像４３に対して横アドレスを例えば１２１８８画素分オフセットさせて、それぞれ合成メモリ１９に対して記憶させる（図２０参照）。
【０２４３】
このような動作を実現するため、第４処理系７４が備えるアドレス計算回路１４の加算器３２に入力されるオフセット値は、例えば、「１２１８８」である。これにより、画像４５は、画像４１に対して横アドレスが１２１８８画素分オフセットされる。
【０２４４】
同様に、第５処理系７５が備えるアドレス計算回路１５の加算器３２に入力されるオフセット値は、例えば、「１６２５９」である。これにより、画像４６は、画像４２に対して横アドレスが１２１８８画素分オフセットされる（画像４１に対して横アドレスが１６２５９画素分オフセットされる。）。
【０２４５】
同様に、第６処理系７６が備えるアドレス計算回路１６の加算器３２に入力されるオフセット値は、例えば、「２０３０５」である。これにより、画像４７は、画像４３に対して横アドレスが１２１８８画素分オフセットされる（画像４１に対して横アドレスが２０３０５画素分オフセットされる。）。
【０２４６】
以上のような第４の実施形態によれば、表裏一対の絵柄２２，２３の画像データを一纏まりの画像データとして合成メモリ１９に記憶させることができる。
【０２４７】
なお、上記の各実施形態において、使用するカメラの数は、複数であれば、上記において説明した数に限らない。
【０２４８】
また、カメラの配置や、各カメラの撮像範囲の重複の仕方は任意である。
【０２４９】
また、セレクタ１８の代わりに、各ＦＩＦＯメモリ１１，１２，１３の出力のうちの何れか１つを選択的に合成メモリ１９に出力するＦＩＦＯ出力切替スイッチと、各アドレス計算回路１４、１５，１６の出力のうちの何れか１つを選択的に合成メモリ１９に接続するアドレス出力切替スイッチと、合成メモリ調停回路１７から出力される第１乃至第３ｗｒｉｔｅ信号のうちの何れか１つを選択的に合成メモリ１９に出力するｗｒｉｔｅ信号切替スイッチと、を備えることとしても良い。この場合、合成メモリ調停回路１７は、セレクト信号を出力する代わりに、これらスイッチに対し、切り替え動作を指令する制御信号をする。
【図面の簡単な説明】
【０２５０】
【図１】第１の実施形態に係る画像処理装置の構成を示すブロック図である。
【図２】カメラの平面的な配置を示す図である。
【図３】カメラの撮像範囲を示す図である。
【図４】カメラが１回の撮像動作により生成する画像データを示すとともに、カメラが生成する画像データのうちＦＩＦＯメモリに書き込まれるデータを示す模式図である。
【図５】カメラ入力調停回路とＦＩＦＯメモリの動作を説明するための図である。
【図６】合成メモリ調停回路の動作を示すフローチャートである。
【図７】アドレス計算回路の構成の一例を示すブロック図である。
【図８】アドレス計算回路の構成の他の一例を示すブロック図である。
【図９】合成メモリが備える記憶領域のうち１個の絵柄と対応する記憶領域の模式図である。
【図１０】１つの取込トリガ信号が発生してから次の取込トリガ信号が発生するまでのインターバルの間に各カメラにより撮像される画像の範囲を示す図である。
【図１１】各カメラにより得られた画像データがどのように合成メモリに記憶されるかを模式的に説明するための図である。
【図１２】第２の実施形態に係る画像処理装置の構成を示すブロック図である。
【図１３】第２の実施形態におけるカメラの平面的な配置の一例を示す図である。
【図１４】第２の実施形態におけるアドレス計算回路を示すブロック図である。
【図１５】第２の実施形態におけるカメラの平面的な配置の変形例を示す図である。
【図１６】第３の実施形態に係る画像処理装置を構成を示すブロック図である。
【図１７】第４の実施形態に係る画像処理装置の構成を示すブロック図である。
【図１８】第４の実施形態における撮像対象物を示す図であり、（ａ）は表面を、（ｂ）は裏面をそれぞれ示す。
【図１９】各カメラの配置と撮像範囲を示す図である。
【図２０】合成メモリが備える記憶領域のうち表裏一対の絵柄と対応する記憶領域の模式図である。
【図２１】各カメラにより得られた画像データがどのように合成メモリに記憶されるかを模式的に説明するための図である。
【符号の説明】
【０２５１】
１ 第１カメラ（カメラ）
２ 第２カメラ（カメラ）
３ 第３カメラ（カメラ）
４ 第１カメラリンク受信ＩＣ（カメラリンク受信処理部）
５ 第２カメラリンク受信ＩＣ（カメラリンク受信処理部）
６ 第３カメラリンク受信ＩＣ（カメラリンク受信処理部）
７ 第１カメラ入力調停回路（カメラ入力調停処理部）
８ 第２カメラ入力調停回路（カメラ入力調停処理部）
９ 第３カメラ入力調停回路（カメラ入力調停処理部）
１１ 第１ＦＩＦＯメモリ（ＦＩＦＯメモリ）
１２ 第２ＦＩＦＯメモリ（ＦＩＦＯメモリ）
１３ 第３ＦＩＦＯメモリ（ＦＩＦＯメモリ）
１４ 第１アドレス計算回路（アドレス計算処理部）
１５ 第１アドレス計算回路（アドレス計算処理部）
１６ 第１アドレス計算回路（アドレス計算処理部）
１７ 合成メモリ調停回路（合成メモリ調停処理部）
１８ セレクタ（選択出力処理部）
１９ 合成メモリ
２１ 撮像対象物
６１ 第４カメラ（カメラ）
６２ 第５カメラ（カメラ）
６３ 第６カメラ（カメラ）
１００ 画像処理装置
２００ 画像処理装置
３００ 画像処理装置
４００ 画像処理装置
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
例えば、検査技術或いはその他の分野において、必要な分解能の画像データを得るために、複数台のカメラにより、それぞれ撮像対象物の一部分ずつを撮像することがある（例えば、特許文献１参照）。
【０００３】
この場合、カメラの台数を増やすほど、１画素当たりの視野分解能が高まるため、例えば検査技術においては検査性能が向上する。
【０００４】
従来、複数のカメラを使用する場合、カメラの台数分の画像処理装置が必要であった。また、各画像処理装置の処理結果をコンピュータなどにより集計する必要もあった。
【特許文献１】特開平６−２２９９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１などの従来技術では、各カメラ毎に画像処理装置が必要であるため、装置の低コスト化及び小型化が困難であった。
【０００６】
また、各画像処理装置の処理結果の集計を行うコンピュータなどを備える必要があるため、装置の低コスト化及び小型化がより一層困難であった。
【０００７】
本発明は、上記のような問題点を解決するためになされたもので、従来よりも装置の低コスト化及び小型化を可能とする画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の画像処理装置は、撮像範囲が一部重複する複数のカメラにより得られた画像データを記憶する合成メモリと、前記画像データを前記合成メモリに記憶させる処理を実行する記憶処理実行部と、を備え、前記記憶処理実行部は、前記複数のカメラにより得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを前記合成メモリに記憶させ、前記複数のカメラにより得られた画像データを、撮像対象物の画像を表す一連の画像データとして前記合成メモリに記憶させることを特徴としている。
【０００９】
本発明の画像処理装置においては、前記記憶処理実行部は、各カメラと１対１で対応するカメラ入力調停処理部と、各カメラと１対１で対応し、対応するカメラから出力される画像データを、対応するカメラ入力調停処理部の制御下で一時的に記憶するＦＩＦＯメモリと、各ＦＩＦＯメモリのうち、画像データの読み出しを行うＦＩＦＯメモリを時分割で順次に切り替える合成メモリ調停処理部と、各ＦＩＦＯメモリと１対１で対応し、対応するＦＩＦＯメモリから読み出される画像データの前記合成メモリ上のアドレスを計算して出力するアドレス計算処理部と、各ＦＩＦＯメモリのうち、前記合成メモリ調停処理部により画像データの読み出しを行うＦＩＦＯメモリとして選択されたＦＩＦＯメモリからの出力と、当該読み出しを行うＦＩＦＯメモリと対応するアドレス計算処理部から出力されるアドレスと、を同期したタイミングで選択的に前記合成メモリに出力する選択出力処理部と、を備え、前記合成メモリは、前記選択出力処理部から入力される画像データを、該画像データと同期して入力されるアドレスに従って記憶し、各カメラ入力調停回路は、前記重複する画像データについては、何れか１つのＦＩＦＯメモリに対してのみ書き込まれるように、対応するＦＩＦＯメモリの記憶動作を制御することが好ましい。
【００１０】
本発明の画像処理装置においては、各カメラは、ラインセンサ式カメラであることが好ましい一例である。
【００１１】
この場合、本発明の画像処理装置は、各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、各カメラリンク受信処理部は、カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、画像データは、対応するＦＩＦＯメモリに出力することが好ましい。
【００１２】
或いは、本発明の画像処理装置においては、各カメラは、エリアセンサ式カメラであることも好ましい。
【００１３】
この場合、本発明の画像処理装置は、各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、各カメラリンク受信処理部は、カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、Ｖｓｙｎｃ信号は、対応するアドレス計算処理部に出力し、画像データは、対応するＦＩＦＯメモリに出力することが好ましい。
【００１４】
本発明の画像処理装置においては、各カメラ入力調停処理部は、対応するカメラが１回の撮像により生成する有効な画像データの数である有効画素数と、対応するカメラが出力する有効な画像データのうち、対応するＦＩＦＯメモリへの書き込みを行わない撮像範囲横方向における両端の画像の画像データの画素数と、対応するカメラがＨｓｙｎｃ信号を発生してから有効な画像データを出力するまでのカメラクロック数と、に基づいて、対応するＦＩＦＯメモリに対して画像データの記憶動作を実行する期間を指示することが好ましい。
【００１５】
本発明の画像処理装置においては、各ＦＩＦＯメモリは、１画素分の画像データの記憶領域を有し、該記憶領域が空であるか否かを示すＥｍｐｔｙ信号を前記合成メモリ調停処理部に出力し、
前記合成メモリ調停処理部は、前記記憶領域が空でない旨を示すＥｍｐｔｙ信号を出力するＦＩＦＯメモリに対し、前記選択出力処理部への画像データの出力を指示するｗｒｉｔｅ信号を出力することが好ましい。
【発明の効果】
【００１６】
本発明によれば、１つの画像処理装置を複数のカメラで共用する構成であるため、画像処理装置をカメラの台数だけ備える必要がある場合と比べて低コスト化及び省スペース化が図れる。
【００１７】
また、複数のカメラによりそれぞれ得られる画像データを、あたかも１台のカメラにより得られる１つの画像データであるかのように扱うことが可能となる。よって、合成メモリの後段では、撮像範囲の重複を気にする必要が無くなり、且つ、複数の処理結果を集計する作業も必要なくなる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００１９】
〔第１の実施形態〕
第１の実施形態では、撮像対象物を撮像するカメラがラインセンサ式カメラであり、カメラの個数が３台である例を説明する。
【００２０】
なお、各カメラは、モノクロ画像データを生成するモノクロカメラであっても良いし、或いは、カラー画像データを生成するカラーカメラであっても良い。また、各カメラがモノクロカメラである場合、２値画像データを生成するのであっても良いし、多階調の画像データを生成するのであっても良い。
【００２１】
図１は第１の実施形態に係る画像処理装置１００の構成を示すブロック図、図２はカメラ１，２，３の平面的な配置を示す図、図３は各カメラ１〜３の撮像範囲を示す図、図４は各カメラ１〜３が１回の撮像動作により生成する画像データを示すとともに、各カメラ１〜３が生成する画像データのうちＦＩＦＯメモリ１１，１２，１３に書き込まれる画像データの数（書込画素数）を示す模式図、図５はカメラ入力調停回路７，８，９とＦＩＦＯメモリ１１，１２，１３の動作を説明するための図である。
【００２２】
図１に示すように、本実施形態に係る画像処理装置１００は、撮像対象物２１（図２）を撮像する第１乃至第３カメラ１，２，３と１対１で対応する第１乃至第３カメラリンク受信ＩＣ（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）４，５，６と、カメラ１，２，３と１対１で対応する第１乃至第３カメラ入力調停回路７，８，９と、カメラ１，２，３と１対１で対応する第１乃至第３ＦＩＦＯメモリ１１，１２，１３と、カメラ１，２，３と１対１で対応する第１乃至第３アドレス計算回路１４，１５，１６と、合成メモリ調停回路１７と、セレクタ１８と、合成メモリ１９と、を備えている。
【００２３】
なお、第１乃至第３カメラリンク受信ＩＣ４，５，６、第１乃至第３カメラ入力調停回路７，８，９、第１乃至第３ＦＩＦＯメモリ１１，１２，１３、第１乃至第３アドレス計算回路１４，１５，１６、合成メモリ調停回路１７及びセレクタ１８により、記憶処理実行部が構成されている。
【００２４】
図２に示すように、撮像対象物２１は、例えば、ウェブであり、例えば、その片面には、該ウェブの長手方向において所定間隔で絵柄２２の印刷が施されている。
【００２５】
撮像対象物２１は、図示しない搬送装置により、その長手方向（例えば、図２に示す走行方向Ａ）に搬送される。
【００２６】
図２に示すように、カメラ１，２，３は、例えば、撮像対象物２１の走行方向Ａに対して直交する横方向Ｂにおいて、一列に並んで配設されている。
【００２７】
図３に示すように、各カメラ１，２，３は、それぞれ、撮像対象物２１に向かうにつれて広がる視野１０を有している。
【００２８】
各カメラ１，２，３は、横方向Ｂにおいて等間隔で一列に配設された撮像素子を、例えば４０９６画素分備えている。
【００２９】
そして、１回の撮像動作により、各撮像素子が画像を取り込む。すなわち、図４に示すように、Ｈ１〜Ｈ４０９６までの４０９６画素分の画像データを、１回の撮像動作により生成する。
【００３０】
ここで、「Ｈ１」は横アドレスが１番地であることを意味し、同様に、Ｈ４０９６は横アドレスが４０９６番地であることを意味する。
【００３１】
各カメラ１，２，３は、図３に示すように、隣のカメラと撮像範囲の一部が重複するように配置されている。
【００３２】
具体的には、第１カメラ１と第２カメラ２とは、例えば５０画素分の撮像素子と対応する撮像範囲が互いに重複しており、同様に、第２カメラ２と第３カメラ３とは、例えば５０画素分の撮像素子と対応する撮像範囲が互いに重複している。
【００３３】
以下では、第１カメラ１が生成する画像データを第１画像データ、第２カメラ２が生成する画像データを第２画像データ、第３カメラ３が生成する画像データを第３画像データという。
【００３４】
各カメラ１，２，３は、個別に、一定周期のカメラクロック信号と、一定周期の撮像タイミングを示すカメラＨｓｙｎｃ信号を発生する。
【００３５】
すなわち、第１カメラ１は第１カメラクロック信号と第１カメラＨｓｙｎｃ信号を発生し、第２カメラ２は第２カメラクロック信号と第２カメラＨｓｙｎｃ信号を発生し、第３カメラ３は第３カメラクロック信号と第３カメラＨｓｙｎｃ信号を発生する。
【００３６】
なお、第１乃至第３カメラクロック信号は、例えば、互いに同じ周波数である。ただし、互いに同期している必要はない。
【００３７】
各カメラ１，２，３は、Ｈｓｙｎｃ信号を１回発生する度に、１回の撮像動作を実行し、１ライン分（例えば４０９６画素分）の画像データを生成する。
【００３８】
各カメラ１，２，３は、カメラクロック信号、Ｈｓｙｎｃ信号及び生成した画像データを、対応するカメラリンク受信ＩＣ４，５，６に対して出力する。
【００３９】
すなわち、第１カメラ１は第１カメラリンク受信ＩＣ４に対して第１カメラクロック信号、第１カメラＨｓｙｎｃ信号及び第１画像データを出力する。
【００４０】
同様に、第２カメラ２は第２カメラリンク受信ＩＣ５に対して第２カメラクロック信号、第２カメラＨｓｙｎｃ信号及び第２画像データを出力する。
【００４１】
同様に、第３カメラ３は第３カメラリンク受信ＩＣ６に対して第３カメラクロック信号、第３カメラＨｓｙｎｃ信号及び第３画像データを出力する。
【００４２】
各カメラ１，２，３による画像データの出力は、Ｈｓｙｎｃ信号の発生をトリガとして、Ｈ１の画像データから順に、１カメラクロック毎に、１画素分ずつ行われる。
【００４３】
ただし、Ｈｓｙｎｃ信号の発生タイミングとＨ１の画像データの出力タイミングとは、必ずしも一致せず、Ｈｓｙｎｃ信号の発生タイミングから所定数のカメラクロック分だけ遅れる場合もある。
【００４４】
各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力されるカメラクロック信号、Ｈｓｙｎｃ信号及び画像データのうち、カメラクロック信号は、対応するカメラ入力調停回路７，８，９及び対応するＦＩＦＯメモリ１１，１２，１３に出力する。
【００４５】
また、各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力されるＨｓｙｎｃ信号を、対応するカメラ入力調停回路７，８，９及び対応するアドレス計算回路１４，１５，１６に出力する。
【００４６】
また、各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力される画像データを、対応するＦＩＦＯメモリ１１，１２，１３に出力する。
【００４７】
すなわち、第１カメラリンク受信ＩＣ４は、第１カメラクロック信号を第１カメラ入力調停回路７及び第１アドレス計算回路１４に、第１カメラＨｓｙｎｃ信号を第１カメラ入力調停回路７及び第１アドレス計算回路１４に、第１画像データを第１ＦＩＦＯメモリ１１に、それぞれ出力する。
【００４８】
同様に、第２カメラリンク受信ＩＣ５は、第２カメラクロック信号を第２カメラ入力調停回路８及び第２アドレス計算回路１５に、第２カメラＨｓｙｎｃ信号を第２カメラ入力調停回路８及び第２アドレス計算回路１５に、第２画像データを第２ＦＩＦＯメモリ１２に、それぞれ出力する。
【００４９】
同様に、第３カメラリンク受信ＩＣ６は、第３カメラクロック信号を第３カメラ入力調停回路９及び第３アドレス計算回路１６に、第３カメラＨｓｙｎｃ信号を第３カメラ入力調停回路９及び第３アドレス計算回路１６に、第３画像データを第３ＦＩＦＯメモリ１３に、それぞれ出力する。
【００５０】
なお、各カメラリンク受信ＩＣ４，５，６は、標準デジタル伝送方式のカメラリンクフォーマットのデータ形式で各信号及びデータを出力する。
【００５１】
各カメラ入力調停回路７，８，９は、各ＦＩＦＯメモリ１１，１２，１３に入力される画像データのうち、実際に各ＦＩＦＯメモリ１１，１２，１３に書き込む画像データを各ＦＩＦＯメモリ１１，１２，１３に対して指示するものである。
【００５２】
この指示は、図５に示すように、対応するカメラリンク受信ＩＣ４，５，６から入力されるカメラＨｓｙｎｃ信号の他に、設定値として各カメラ入力調停回路７，８，９に与えられた「データ開始クロック数」、「有効画素数」、「左端捨て画素数」及び「右端捨て画素数」を示す各データに基づくタイミングで、対応するＦＩＦＯメモリ１１，１２，１３に書込指示信号を出力することにより行う。
【００５３】
ここで、「有効画素数」は、各カメラ１，２，３による１回（１ライン分）の撮像動作により生成される有効な画像データの画素数を示す。有効な画像データとは、撮像対象物２１の画像を示す画像データを意味する。
【００５４】
本実施形態の場合、「有効画素数」は、例えば、各カメラ入力調停回路７，８，９で共通の値であり、「４０９６」である。
【００５５】
「データ開始クロック数」は、カメラＨｓｙｎｃ信号がＦＩＦＯメモリ１１，１２，１３に入力されてから、ＦＩＦＯメモリ１１，１２，１３に有効な画像データが入力され始めるまでのカメラクロック数を示す。Ｈｓｙｎｃ信号の発生タイミングと先頭のＨ１の画像データの出力タイミングとが一致する場合は、「データ開始クロック数」は「０」となる。Ｈ１の画像データの出力タイミングがＨｓｙｎｃ信号の発生タイミングから所定数のカメラクロック分だけ遅れる場合は、該所定数が「データ開始クロック数」となる。
【００５６】
「左端捨て画素数」は、有効な画像データのうち、左隣のカメラと撮像範囲が重複するためにＦＩＦＯメモリに書き込まれない画像データの画素数を示す。
【００５７】
「右端捨て画素数」は、有効な画像データのうち、右隣のカメラと撮像範囲が重複するためにＦＩＦＯメモリに書き込まれない画像データの画素数を示す。
【００５８】
なお、「データ開始クロック数」、「有効画素数」、「左端捨て画素数」及び「右端捨て画素数」は、例えば、図示しないＣＰＵから、各カメラ入力調停回路７，８，９に入力される構成とすることが挙げられるが、各カメラ入力調停回路７，８，９に予め設定されていても良い。
【００５９】
図５に示すように、各カメラ入力調停回路７，８，９は、カメラＨｓｙｎｃ信号が入力されたタイミングから起算して、（「データ開始クロック数」＋「左端捨て画素数」）のカメラクロックが入力されたタイミングで、対応するＦＩＦＯメモリ１１，１２，１３に出力する書込指示信号を非アクティブ（ローレベル）からアクティブ（ハイレベル）に切り替える。
【００６０】
また、各カメラ入力調停回路７，８，９は、カメラＨｓｙｎｃ信号が入力されたタイミングから起算して、（「データ開始クロック数」＋「有効画素数」−「右端捨て画素数」）のカメラクロックが入力されたタイミングで、対応するＦＩＦＯメモリ１１，１２，１３に出力する書込指示信号をアクティブから非アクティブに切り替える。
【００６１】
カメラ入力調停回路７，８，９からＦＩＦＯメモリ１１，１２，１３に入力される書込指示信号がアクティブの期間においては、各ＦＩＦＯメモリ１１，１２，１３は、対応するカメラ１，２，３から１カメラクロック毎に新たに入力される画像データを記憶する。
【００６２】
なお、一連の書込指示信号がＦＩＦＯメモリ１１，１２，１３に入力される期間にＦＩＦＯメモリ１１，１２，１３に書き込まれる画像データの数、すなわち、１ライン分の画像データのうちＦＩＦＯメモリ１１，１２，１３に記憶される画像データの画素数を、以下、書込画素数という。また、各カメラ１，２，３により生成される画像データのうち、ＦＩＦＯメモリ１１，１２，１３に書き込まれる画像データを、以下、書込画素という。
【００６３】
次に、図３乃至図５を参照して、各カメラ入力調停回路７，８，９のより具体的な動作の一例を説明する。
【００６４】
上記のように、第１カメラ１と第２カメラ２とで重複する撮像範囲は、例えば、５０画素分である（図３参照）。
【００６５】
そこで、本実施形態では、一例として、図４に示すように、第１画像データについては、右端の２５画素分（＝第１カメラ１と第２カメラ２との重複部分である５０画素分の画像データのうち、左半分に相当する）を、第１ＦＩＦＯメモリ１１への入力段階で削除する。
【００６６】
すなわち、第１カメラ入力調停回路７に設定される「右端捨て画素数」は、例えば「２５」である。
【００６７】
ただし、第１カメラ１の左隣にはカメラが存在せず、撮像範囲の左端においては重複部分がないため、第１カメラ入力調停回路７に設定される「左端捨て画素数」は、例えば「０」である（つまり、第１画像データについては左端捨てを行わない）。
【００６８】
従って、１ライン分の第１画像データのうちの書込画素数は、図４に示すように、例えば「４０７１」（＝４０９６−２５）である。
【００６９】
また、第２画像データについては、左右両端の２５画素分ずつを、第２ＦＩＦＯメモリ１２に書き込まないようにする。
【００７０】
すなわち、第２画像データについては、第１カメラ１と第２カメラ２との重複部分である５０画素分の画像データのうち右半分に相当する画像データと、第２カメラ２と第３カメラ３との重複部分である５０画素分の画像データのうち左半分に相当する画像データと、を第２ＦＩＦＯメモリ１２への入力段階で削除する。
【００７１】
よって、第２カメラ入力調停回路８に設定される「右端捨て画素数」並びに「右端捨て画素数」は、例えば「２５」である。
【００７２】
従って、１ライン分の第２画像データのうちの書込画素数は、図４に示すように、例えば「４０４６」（＝４０９６−２５−２５）である。
【００７３】
また、第３画像データについては、左端の２５画素分を第３ＦＩＦＯメモリ１３に書き込まないようにする。
【００７４】
すなわち、第３画像データについては、第２カメラ２と第３カメラ３との重複部分である５０画素分の画像データのうち右半分に相当する画像データを第３ＦＩＦＯメモリ１３への入力段階で削除する。
【００７５】
よって、第３カメラ入力調停回路９に設定される「左端捨て画素数」は、例えば「２５」である。
【００７６】
ただし、第３カメラ３の右隣にはカメラが存在せず、撮像範囲の右端においては重複部分がないため、第３カメラ入力調停回路９に設定される「右端捨て画素数」は、例えば「０」である（第３画像データについては右端捨てを行わない）。
【００７７】
従って、１ライン分の第３画像データのうちの書込画素数は、図４に示すように、例えば「４０７１」（＝４０９６−２５）である。
【００７８】
ここで、各ＦＩＦＯメモリ１１，１２，１３は、１画素分の画像データのみを書き込み可能な記憶領域を備えている。
【００７９】
これは、後述するように、各ＦＩＦＯメモリ１１，１２，１３に書き込まれた画像データは、次のカメラクロックがＦＩＦＯメモリ１１，１２，１３に入力されてＦＩＦＯメモリ１１，１２，１３に次の画像データが書き込まれるよりも前に、合成メモリ調停回路１７の制御下でセレクタ１８に読み出されるためである。
【００８０】
各ＦＩＦＯメモリ１１，１２，１３は、自身に画像データが書き込まれていない状態（書き込み領域が空の状態）であるか否かを示すＥｍｐｔｙ信号を、合成メモリ調停回路１７に対して出力する。
【００８１】
すなわち、第１ＦＩＦＯメモリ１１は、自身に画像データが書き込まれている状態のときには、第１Ｅｍｐｔｙ信号を非アクティブ（ローレベル）にし、自身に画像データが書き込まれていない状態（読み出された状態）のときには、第１Ｅｍｐｔｙ信号をアクティブ（ハイレベル）にする。
【００８２】
同様に、第２ＦＩＦＯメモリ１２は、自身に画像データが書き込まれているか否かに応じて、第２Ｅｍｐｔｙ信号を非アクティブ又はアクティブに切り替え、第３ＦＩＦＯメモリ１３は、自身に画像データが書き込まれているか否かに応じて、第３Ｅｍｐｔｙ信号を非アクティブ又はアクティブに切り替える。
【００８３】
合成メモリ調停回路１７は、各ＦＩＦＯメモリ１１，１２，１３から入力されるＥｍｐｔｙ信号の反転信号を順次に監視し、該反転信号がアクティブ（ハイレベル）であるときには、対応するＦＩＦＯメモリ１１，１２，１３と、対応するアドレス計算回路１４，１５，１６と、セレクタ１８と、に対して第１乃至第３ｗｒｉｔｅ信号を出力する。
【００８４】
また、合成メモリ調停回路１７は、Ｅｍｐｔｙ信号の反転信号の監視結果に応じて、セレクタ１８に対して出力するセレクト信号（ｓｅｌ）の値を切り替える。
【００８５】
すなわち、合成メモリ調停回路１７は、第１Ｅｍｐｔｙ信号の反転信号がアクティブであれば、第１ＦＩＦＯメモリ１１に画像データが書き込まれている状態であると判断し、該第１ＦＩＦＯメモリ１１、第１アドレス計算回路１４及びセレクタ１８に対し、第１ｗｒｉｔｅ信号を出力するとともに、セレクタ１８に出力するセレクト信号を例えば「１」に切り替える。
【００８６】
また、合成メモリ調停回路１７は、第２Ｅｍｐｔｙ信号の反転信号がアクティブであれば、第２ＦＩＦＯメモリ１２に画像データが書き込まれている状態であると判断し、該第２ＦＩＦＯメモリ１２、第２アドレス計算回路１５及びセレクタ１８に対し、第２ｗｒｉｔｅ信号を出力するとともに、セレクタ１８に出力するセレクト信号を例えば「２」に切り替える。
【００８７】
また、合成メモリ調停回路１７は、第３Ｅｍｐｔｙ信号の反転信号がアクティブであれば、第３ＦＩＦＯメモリ１３に画像データが書き込まれている状態であると判断し、該第３ＦＩＦＯメモリ１３、第３アドレス計算回路１６及びセレクタ１８に対し、第３ｗｒｉｔｅ信号を出力するとともに、セレクタ１８に出力するセレクト信号を例えば「３」に切り替える。
【００８８】
図６は合成メモリ調停回路１７の動作を示すフローチャートである。
【００８９】
図６に示すように、合成メモリ調停回路１７は、第１ＦＩＦＯメモリ１１から入力される第１Ｅｍｐｔｙ信号の反転信号がアクティブか否かを判定する（ステップＳ１）。
【００９０】
第１Ｅｍｐｔｙ信号の反転信号がアクティブであれば（ステップＳ１のＹｅｓ）、合成メモリ調停回路１７は、セレクタ１８に対して出力するセレクト信号（ｓｅｌ）の値を「１」とし、第１ＦＩＦＯメモリ１１、第１アドレス計算回路１４及びセレクタ１８に対して第１ｗｒｉｔｅ信号を１クロックだけ出力し（ステップＳ２）、ステップＳ３に移行する。
【００９１】
第１Ｅｍｐｔｙ信号の反転信号がアクティブでない場合（ステップＳ１のＮｏ）も、ステップＳ３に移行する。
【００９２】
ステップＳ３では、合成メモリ調停回路１７は、第２ＦＩＦＯメモリ１２から入力される第２Ｅｍｐｔｙ信号の反転信号がアクティブか否かを判定する。
【００９３】
第２Ｅｍｐｔｙ信号の反転信号がアクティブであれば（ステップＳ３のＹｅｓ）、合成メモリ調停回路１７は、セレクタ１８に対して出力するセレクト信号の値を「２」とし、第２ＦＩＦＯメモリ１２、第２アドレス計算回路１５及びセレクタ１８に対して第２ｗｒｉｔｅ信号を１クロックだけ出力し（ステップＳ４）、ステップＳ５に移行する。
【００９４】
第２Ｅｍｐｔｙ信号の反転信号がアクティブでない場合（ステップＳ３のＮｏ）も、ステップＳ５に移行する。
【００９５】
ステップＳ５では、合成メモリ調停回路１７は、第３ＦＩＦＯメモリ１３から入力される第３Ｅｍｐｔｙ信号の反転信号がアクティブか否かを判定する。
【００９６】
第３Ｅｍｐｔｙ信号の反転信号がアクティブであれば（ステップＳ５のＹｅｓ）、合成メモリ調停回路１７は、セレクタ１８に対して出力するセレクト信号の値を「３」とし、第３ＦＩＦＯメモリ１３、第３アドレス計算回路１６及びセレクタ１８に対して第３ｗｒｉｔｅ信号を１クロックだけ出力し（ステップＳ６）、ステップＳ１に戻る。
【００９７】
第３Ｅｍｐｔｙ信号の反転信号がアクティブでない場合（ステップＳ５のＮｏ）も、ステップＳ１に戻る。
【００９８】
図６のステップＳ２において、第１ＦＩＦＯメモリ１１は、第１ｗｒｉｔｅ信号を受けると、自身に書き込まれている画像データをセレクタ１８に対して出力する。
【００９９】
第１アドレス計算回路１４は、第１ｗｒｉｔｅ信号を受けると、第１ＦＩＦＯメモリ１１から出力される画像データの合成メモリ１９上におけるアドレスを計算し、その計算結果（後述するように、第１横アドレス及び第２縦アドレス）をセレクタ１８に出力する。
【０１００】
なお、各アドレス計算回路１４〜１６の動作の詳細は後述する。
【０１０１】
セレクタ１８は、セレクト信号の値が「１」であれば、各ＦＩＦＯメモリ１１〜１３からの出力のうち、第１ＦＩＦＯメモリ１１の出力を選択して合成メモリ１９に出力するとともに、各アドレス計算回路１４〜１６からの出力のうち、第１アドレス計算回路１４からの出力を選択して合成メモリ１９に出力する。更にセレクタ１８は、セレクト信号の値が「１」であれば、合成メモリ調停回路１７から出力されるｗｒｉｔｅ信号のうち、第１ｗｒｉｔｅ信号を選択して合成メモリ１９に出力する。
【０１０２】
このため、図６のステップＳ２においては、第１ＦＩＦＯメモリ１１から出力される画像データが、第１アドレス計算回路１４から出力される第１横アドレス及び第１縦アドレスに従って、合成メモリ１９の記憶領域に記憶される。
【０１０３】
同様に、図６のステップＳ４において、第２ＦＩＦＯメモリ１２は、第２ｗｒｉｔｅ信号を受けると、自身に書き込まれている画像データをセレクタ１８に対して出力する。
【０１０４】
第２アドレス計算回路１５は、第２ｗｒｉｔｅ信号を受けると、第２ＦＩＦＯメモリ１２から出力される画像データの合成メモリ１９上におけるアドレスを計算し、その計算結果（第２横アドレス及び第２縦アドレス）をセレクタ１８に出力する。
【０１０５】
セレクタ１８は、セレクト信号の値が「２」であれば、各ＦＩＦＯメモリ１１〜１３からの出力のうち、第２ＦＩＦＯメモリ１２の出力を選択して合成メモリ１９に出力するとともに、各アドレス計算回路１４〜１６からの出力のうち、第２アドレス計算回路１５からの出力を選択して合成メモリ１９に出力する。更にセレクタ１８は、セレクト信号の値が「２」であれば、合成メモリ調停回路１７から出力されるｗｒｉｔｅ信号のうち、第２ｗｒｉｔｅ信号を選択して合成メモリ１９に出力する。
【０１０６】
このため、図６のステップＳ４においては、第２ＦＩＦＯメモリ１２から出力される画像データが、第２アドレス計算回路１５から出力される第２横アドレス及び第２縦アドレスに従って、合成メモリ１９の記憶領域に記憶される。
【０１０７】
同様に、図６のステップＳ６において、第３ＦＩＦＯメモリ１３は、第３ｗｒｉｔｅ信号を受けると、自身に書き込まれている画像データをセレクタ１８に対して出力する。
【０１０８】
第３アドレス計算回路１６は、第３ｗｒｉｔｅ信号を受けると、第３ＦＩＦＯメモリ１３から出力される画像データの合成メモリ１９上におけるアドレスを計算し、その計算結果（第３横アドレス及び第３縦アドレス）をセレクタ１８に出力する。
【０１０９】
セレクタ１８は、セレクト信号の値が「３」であれば、各ＦＩＦＯメモリ１１〜１３からの出力のうち、第３ＦＩＦＯメモリ１３の出力を選択して合成メモリ１９に出力するとともに、各アドレス計算回路１４〜１６からの出力のうち、第３アドレス計算回路１６からの出力を選択して合成メモリ１９に出力する。更にセレクタ１８は、セレクト信号の値が「３」であれば、合成メモリ調停回路１７から出力されるｗｒｉｔｅ信号のうち、第３ｗｒｉｔｅ信号を選択して合成メモリ１９に出力する。
【０１１０】
このため、図６のステップＳ６においては、第３ＦＩＦＯメモリ１３から出力される画像データが、第３アドレス計算回路１６から出力される第３横アドレス及び第３縦アドレスに従って、合成メモリ１９の記憶領域に記憶される。
【０１１１】
このように、合成メモリ調停回路１７は、画像データの読み出しを行うＦＩＦＯメモリと、セレクタ１８が選択する画像データ、アドレス及びｗｒｉｔｅ信号と、を時分割で順次に切り替える。
【０１１２】
ここで、上記のように、各カメラ１，２，３は、１カメラクロック毎に、１画素分の画像データを出力する。このため、書込指示信号がアクティブである期間中においては、各ＦＩＦＯメモリ１１〜１３には、１カメラクロック毎に新たに画像データが書き込まれる。
【０１１３】
よって、各カメラ１，２，３が生成する画像データのうちの書込画素を漏れなく合成メモリ１９に記憶させるために、合成メモリ調停回路１７の動作用のクロック（以下、システムクロック）としては、各カメラクロックの３倍以上の周波数のものが用いられる。
【０１１４】
すなわち、合成メモリ調停回路１７は、例えば、１システムクロック毎に、図６のステップＳ１及びＳ２（或いはステップＳ１のみ）→ステップＳ３及びＳ４（或いはステップＳ３のみ）→ステップＳ５及びＳ６（或いはステップＳ５のみ）→ステップＳ１及びＳ２（或いはステップＳ１のみ）→・・・の処理を順次に循環的に実行することにより、各カメラ１，２，３が生成する画像データのうち書込画素を、各ＦＩＦＯメモリ１１〜１３からオーバーフローさせることなくセレクタ１８に読み出し、合成メモリ１９に記憶させることができるのである。
【０１１５】
次に、各アドレス計算回路１４〜１６の動作の詳細を説明する。
【０１１６】
図７は、各アドレス計算回路１４〜１６の構成を示すブロック図である。
【０１１７】
図７に示すように、各アドレス計算回路１４〜１６は、横アドレス算出用のカウント動作を行う横アドレスインクリメンタルカウンタ３１と、横アドレスインクリメンタルカウンタ３１から出力されるカウント値と予め設定されたオフセット値とを加算して横アドレスとしてセレクタ１８に出力する加算器３２と、横アドレスインクリメンタルカウンタ３１のカウント値と書込画素数とを比較する比較器３３と、縦アドレス算出用のカウント動作を行ってカウント値をセレクタ１８に対して出力する縦アドレスインクリメンタルカウンタ３４と、を備えている。
【０１１８】
先ず、アドレス計算回路１４〜１６のうち、第１アドレス計算回路１４について説明する。
【０１１９】
第１アドレス計算回路１４の横アドレスインクリメンタルカウンタ３１には、第１カメラリンク受信ＩＣ４からの第１カメラＨｓｙｎｃ信号と、合成メモリ調停回路１７からの第１ｗｒｉｔｅ信号と、が入力される。
【０１２０】
第１アドレス計算回路１４の横アドレスインクリメンタルカウンタ３１は、第１ｗｒｉｔｅ信号が１つ入力される度に、カウント値を１インクリメントし、第１カメラＨｓｙｎｃ信号が入力される度に、カウント値をリセットして「０」にする。
【０１２１】
従って、具体的には、第１アドレス計算回路１４の横アドレスインクリメンタルカウンタ３１のカウント値は、第１ｗｒｉｔｅ信号の入力毎に「１」から「４０７１」まで順次カウントアップされた後、次の第１カメラＨｓｙｎｃ信号の入力によりリセットされて「０」となる。
【０１２２】
第１アドレス計算回路１４の加算器３２に入力されるオフセット値は、例えば、「０」である。このため、第１アドレス計算回路１４の加算器３２から出力される第１横アドレスは、横アドレスインクリメンタルカウンタ３１から出力されるカウント値に等しく、「１」から「４０７１」までの値をとる。
【０１２３】
従って、第１アドレス計算回路１４においては、図８に示すように、加算器３２を省略した構成とし、横アドレスインクリメンタルカウンタ３１から出力されるカウント値をそのまま第１横アドレスとして出力することも可能である。
【０１２４】
第１アドレス計算回路１４の比較器３３には、横アドレスインクリメンタルカウンタ３１のカウント値（Ｃ）と、第１画像データについての書込画素数（Ｄ）と、が入力される。第１画像データの書込画素数は、上記のように、例えば「４０７１」である。
【０１２５】
なお、第１乃至第３画像データの各書込画素数は、例えば、図示しないＣＰＵなどにより演算し、その演算結果を各アドレス計算回路１４〜１６の比較器３３に入力すると良い。
【０１２６】
比較器３３は、カウント値（Ｃ）が書込画素数（Ｄ）に達したら（Ｄ≦Ｃを満たしたら）、縦アドレスインクリメンタルカウンタ３４に対してインクリメント信号を１つ出力する。
【０１２７】
第１アドレス計算回路１４の縦アドレスインクリメンタルカウンタ３４は、比較器３３からインクリメント信号が入力される度に、カウント値を１インクリメントし、取込トリガ信号が入力される度に、カウント値をリセットして「０」にする。
【０１２８】
第１アドレス計算回路１４の縦アドレスインクリメンタルカウンタ３４は、カウント値を第１縦アドレスとしてセレクタ１８に出力する。
【０１２９】
つまり、１ライン分の第１画像データのうち書込画素数分の画像データが第１ＦＩＦＯメモリ１１から読み出される度に、第１縦アドレスが１インクリメントされる。
【０１３０】
ここで、撮像対象物２１が、図２に示すように絵柄２２が所定間隔で印刷されたウェブである場合の取込トリガ信号は、例えば、次に説明するようにして縦アドレスインクリメンタルカウンタ３４に入力することが挙げられる。
【０１３１】
先ず、撮像対象物２１に対する絵柄２２の印刷は、例えば、円筒状の版胴を有する輪転式の印刷機により、該版胴が１回転する度に行われる。また、図１の画像処理装置１００及びカメラ１，２，３は、絵柄２２を印刷する印刷機の下流に設置されている。また、印刷機には、上記版胴が１回転する度に、回転検出信号を発生する回転検出信号発生器を設ける。そして、この回転検出信号発生器から出力される回転検出信号と同じ周期で発生する取込トリガ信号を、第１乃至第３アドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４に入力する。なお、取込トリガ信号のタイミングは、各カメラ１，２，３により絵柄２２を撮像できるようなタイミングに設定する。
【０１３２】
次に、第２アドレス計算回路１５について説明する。
【０１３３】
第２アドレス計算回路１５の横アドレスインクリメンタルカウンタ３１には、第２カメラリンク受信ＩＣ５からの第２カメラＨｓｙｎｃ信号と、合成メモリ調停回路１７からの第２ｗｒｉｔｅ信号と、が入力される。
【０１３４】
第２アドレス計算回路１５の横アドレスインクリメンタルカウンタ３１は、第２ｗｒｉｔｅ信号が１つ入力される度に、カウント値を１インクリメントし、第２カメラＨｓｙｎｃ信号が入力される度に、カウント値をリセットして「０」にする。
【０１３５】
従って、具体的には、第２アドレス計算回路１５の横アドレスインクリメンタルカウンタ３１のカウント値は、第２ｗｒｉｔｅ信号の入力毎に「１」から「４０４６」まで順次カウントアップされた後、次の第２カメラＨｓｙｎｃ信号の入力によりリセットされて「０」となる。
【０１３６】
第２アドレス計算回路１５の加算器３２に入力されるオフセット値は、例えば、「４０７１」である。このため、第２アドレス計算回路１５の加算器３２から出力される第２横アドレスは、横アドレスインクリメンタルカウンタ３１から出力されるカウント値に４０７１を加えた数であり、「４０７１」から「８１１７」までの値をとる。
【０１３７】
なお、オフセット値は、例えば、図示しないＣＰＵから加算器３２に入力されるように構成することが挙げられる。
【０１３８】
第２アドレス計算回路１５の比較器３３には、横アドレスインクリメンタルカウンタ３１のカウント値（Ｃ）と、第２画像データについての書込画素数（Ｄ）と、が入力される。第２画像データの書込画素数は、上記のように、例えば「４０４６」である。
【０１３９】
比較器３３は、カウント値（Ｃ）が書込画素数（Ｄ）に達したら（Ｄ≦Ｃを満たしたら）、縦アドレスインクリメンタルカウンタ３４に対してインクリメント信号を１つ出力する。
【０１４０】
縦アドレスインクリメンタルカウンタ３４は、比較器３３からインクリメント信号が入力される度に、カウント値を１インクリメントし、取込トリガ信号が入力される度に、カウント値をリセットして「０」にする。
【０１４１】
第２アドレス計算回路１５の縦アドレスインクリメンタルカウンタ３４は、カウント値を第２縦アドレスとしてセレクタ１８に出力する。
【０１４２】
つまり、１ライン分の第２画像データのうち書込画素数分の画像データが第２ＦＩＦＯメモリ１２から読み出される度に、第２縦アドレスが１インクリメントされる。
【０１４３】
次に、第３アドレス計算回路１６について説明する。
【０１４４】
第３アドレス計算回路１６の横アドレスインクリメンタルカウンタ３１には、第３カメラリンク受信ＩＣ６からの第３カメラＨｓｙｎｃ信号と、合成メモリ調停回路１７からの第３ｗｒｉｔｅ信号と、が入力される。
【０１４５】
第３アドレス計算回路１６の横アドレスインクリメンタルカウンタ３１は、第３ｗｒｉｔｅ信号が１つ入力される度に、カウント値を１インクリメントし、第３カメラＨｓｙｎｃ信号が入力される度に、カウント値をリセットして「０」にする。
【０１４６】
従って、具体的には、第３アドレス計算回路１６の横アドレスインクリメンタルカウンタ３１のカウント値は、第３ｗｒｉｔｅ信号の入力毎に「１」から「４０７１」まで順次カウントアップされた後、次の第２カメラＨｓｙｎｃ信号の入力によりリセットされて「０」となる。
【０１４７】
第３アドレス計算回路１５の加算器３２に入力されるオフセット値は、例えば、「８１１７」（＝４０７１＋４０４６）である。このため、第３アドレス計算回路１６の加算器３２から出力される第３横アドレスは、横アドレスインクリメンタルカウンタ３１から出力されるカウント値に８１１７を加えた数であり、「４０７２」から「１２１８８」までの値をとる。
【０１４８】
第３アドレス計算回路１６の比較器３３には、横アドレスインクリメンタルカウンタ３１のカウント値（Ｃ）と、第３画像データについての書込画素数（Ｄ）と、が入力される。第３画像データの書込画素数は、上記のように、例えば「４０７１」である。
【０１４９】
比較器３３は、カウント値（Ｃ）が書込画素数（Ｄ）に達したら（Ｄ≦Ｃを満たしたら）、縦アドレスインクリメンタルカウンタ３４に対してインクリメント信号を１つ出力する。
【０１５０】
縦アドレスインクリメンタルカウンタ３４は、比較器３３からインクリメント信号が入力される度に、カウント値を１インクリメントし、取込トリガ信号が入力される度に、カウント値をリセットして「０」にする。
【０１５１】
第３アドレス計算回路１６の縦アドレスインクリメンタルカウンタ３４は、カウント値を第３縦アドレスとしてセレクタ１８に出力する。
【０１５２】
つまり、１ライン分の第３画像データのうち書込画素数分の画像データが第３ＦＩＦＯメモリ１２から読み出される度に、第３縦アドレスが１インクリメントされる。
【０１５３】
図９は合成メモリ１９が備える記憶領域のうち１個の絵柄２２と対応する記憶領域の模式図、図１０は１つの取込トリガ信号が発生してから次の取込トリガ信号が発生するまでのインターバルの間に各カメラ１，２，３により撮像される画像の範囲Ｒ１、Ｈ２、Ｈ３を示す図、図１１は各カメラ１，２，３により得られた画像データがどのように合成メモリ１９に記憶されるかを模式的に説明するための図である。
【０１５４】
本実施形態の場合、例えば、第１ＦＩＦＯメモリ１１から読み出される画像データは、合成メモリ１９の横アドレスＨ１からＨ４０７１までに亘る記憶領域に記憶される（図９参照）。
【０１５５】
また、第２ＦＩＦＯメモリ１２から読み出される画像データは、合成メモリ１９の横アドレスＨ４０７２からＨ８１１７までに亘る記憶領域に記憶される（図９参照）。
【０１５６】
また、第３ＦＩＦＯメモリ１３から読み出される画像データは、合成メモリ１９の横アドレスＨ８１１８からＨ１２１８８までに亘る記憶領域に記憶される（図９参照）。
【０１５７】
ここで、各カメラ１，２，３は、１つの取込トリガ信号が発生してから次の取込トリガ信号が発生するまでのインターバルに、４０９６個のＨｓｙｎｃ信号を発生したとする。
【０１５８】
この場合、図９に示すように、第１乃至第３画像データは、合成メモリ１９の縦アドレスＶ１からＶ４０９６までに亘る記憶領域に記憶される（図９参照）。
【０１５９】
すなわち、合成メモリ１９において、１つの絵柄２２と対応する記憶領域は、例えば、Ｈ１〜Ｈ１２１８８までの１２１８８画素分の横アドレスを有しているとともに、例えば、Ｖ１〜Ｖ４０９６までの４０９６画素分の縦アドレスを有している。
【０１６０】
なお、「Ｖ１」は縦アドレスが１番地であることを意味し、同様に、Ｖ４０９６は縦アドレスが４０９６番地であることを意味する。
【０１６１】
図１１（ａ）に示す画像４１は、第１カメラ１により図１０の撮像範囲Ｒ１を撮像することにより得られる画像から右端の２５画素分を削除した画像である。
【０１６２】
また、図１１（ａ）に示す画像４２は、第２カメラ２により図１０の撮像範囲Ｒ２を撮像することにより得られる画像から左右両端の各々２５画素分を削除した画像である。
【０１６３】
また、図１１（ａ）に示す画像４３は、第３カメラ３により図１０の撮像範囲Ｒ３を撮像することにより得られる画像から左端の２５画素分を削除した画像である。
【０１６４】
また、図１１（ｂ）に示す画像４４は、画像４１の右隣に画像４２を繋げ、更に、画像４２の右隣に画像４３を横に繋げてなる画像である。
【０１６５】
上記のような構成の画像処理装置１００は、要するに、図１１（ａ）に示す画像４１〜４３を、図１１（ｂ）に示す１つの画像４４にまとめて合成メモリ１９に記憶させるような動作を行うものであると言える。
【０１６６】
第１カメラ１の１回目の撮像動作により生成されたＨ１〜Ｈ４０９６までの画像データのうち、右端の２５画素分を除く画像データは、合成メモリ１９の１ライン目である縦アドレスＶ１のラインにおけるＨ１〜Ｈ４０７１までの横アドレスに記憶される。
【０１６７】
同様に、第２カメラ２の１回目の撮像動作により生成されたＨ１〜Ｈ４０９６までの画像データのうち、左右両端の各々２５画素分を除く画像データは、合成メモリ１９の１ライン目である縦アドレスＶ１のラインにおけるＨ４０７２〜Ｈ８１１７までの横アドレスに記憶される。
【０１６８】
同様に、第３カメラ３の１回目の撮像動作により生成されたＨ１〜Ｈ４０９６までの画像データのうち、左端の２５画素分を除く画像データは、合成メモリ１９の１ライン目である縦アドレスＶ１のラインにおけるＨ８１１８〜Ｈ１２１８８までの横アドレスに記憶される。
【０１６９】
第１カメラ１の２回目以降の撮像動作により生成された画像データは、同様に、合成メモリ１９の縦アドレスＶ２〜Ｖ４０９６のラインにおいて、それぞれＨ１〜Ｈ４０７１までの横アドレスに記憶される。
【０１７０】
同様に、第２カメラ２の２回目以降の撮像動作により生成された画像データは、同様に、合成メモリ１９の縦アドレスＶ２〜Ｖ４０９６のラインにおいて、それぞれＨ４０７２〜Ｈ８１１７までの横アドレスに記憶される。
【０１７１】
同様に、第３カメラ２の２回目以降の撮像動作により生成された画像データは、同様に、合成メモリ１９の縦アドレスＶ２〜Ｖ４０９６のラインにおいて、それぞれＨ８１１８〜Ｈ１２１８８までの横アドレスに記憶される。
【０１７２】
こうして、各カメラ１，２，３により得られる第１乃至第３画像データが、図１１（ｂ）に示す１つの画像４４を示す一連の画像データとして合成メモリ１９に記憶される。
【０１７３】
以上のような第１の実施形態によれば、１つの画像処理装置１００を複数のカメラ１，２，３で共用する構成であるため、画像処理装置１００をカメラ１，２，３の台数だけ備える必要がある場合と比べて低コスト化及び省スペース化が図れる。
【０１７４】
また、複数のカメラ１，２，３によりそれぞれ得られる画像データを、あたかも１台のカメラにより得られる１つの画像データであるかのように扱うことが可能となる。よって、合成メモリ１９の後段では、撮像範囲の重複を気にする必要が無くなり、且つ、複数の処理結果を集計する作業も必要なくなる。
【０１７５】
〔第２の実施形態〕
第２の実施形態では、撮像対象物を撮像するカメラがエリアセンサ式カメラであり、カメラの個数が３台である例を説明する。
【０１７６】
本実施の形態は、以下に説明する点の他は、上記の第１の実施形態と同様である。このため、第２の実施形態の構成及び動作について、上記の第１の実施形態と同様の点については、その説明を省略する。
【０１７７】
図１２は第２の実施形態に係る画像処理装置２００の構成を示すブロック図、図１３は第２の実施形態におけるカメラ１，２，３の平面的な配置の一例を示す図、図１４は第２の実施形態における第１乃至第３アドレス計算回路１４，１５，１６を示すブロック図である。
【０１７８】
図１２に示すように、本実施形態に係る画像処理装置２００は、第１の実施形態に係る画像処理装置２００と同様の構成を備えている。
【０１７９】
図１３に示すように、本実施形態の場合も、各カメラ１，２，３は、例えば、横並びに配置されている。
【０１８０】
本実施形態の場合、各カメラ１，２，３は、例えば、横方向Ｂに４０９６画素分、縦方向（走行方向Ａ）に４０９６画素分の、合計で４０９６×４０９６個の撮像素子をマトリクス状の配置で備えている。
【０１８１】
そして、１回の撮像動作により、各撮像素子が画像を取り込む。すなわち、各カメラ１，２，３は、１回の撮像動作により、各々４０９６×４０９６画素分の画像データを生成する。
【０１８２】
なお、第１カメラ１は、１回の撮像動作により、例えば、図１０の撮像範囲Ｒ１の全体の画像を取り込む。同様に、１回の撮像動作により、第２カメラ２は、例えば、図１０の撮像範囲Ｒ２の全体の画像を、第３カメラ３は、例えば、図１０の撮像範囲Ｒ３の全体の画像を、それぞれ取り込む。
【０１８３】
本実施形態の場合、各カメラ１，２，３は、個別に、一定周期のカメラクロック信号と、横アドレスのリセットタイミングを示す一定周期のカメラＨｓｙｎｃ信号と、一定周期の撮像タイミングを示すカメラＶｓｙｎｃ信号を発生する。
【０１８４】
本実施形態の場合、上記の第１の実施形態における取込トリガ信号の代わりに、カメラＶｓｙｎｃ信号が用いられる。従って、取込トリガ信号は不要である。
【０１８５】
第１カメラ１は第１カメラクロック信号、第１カメラＨｓｙｎｃ信号及び第１カメラＶｓｙｎｃ信号を発生する。同様に、第２カメラ２は第２カメラクロック信号、第２カメラＨｓｙｎｃ信号及び第２カメラＶｓｙｎｃ信号を発生し、第３カメラ３は第３カメラクロック信号、第３カメラＨｓｙｎｃ信号及び第３Ｖｓｙｎｃ信号を発生する。
【０１８６】
各カメラ１，２，３は、Ｖｓｙｎｃ信号を１回発生する度に、１回の撮像動作を実行し、例えば４０９６×４０９６画素分の画像データを生成する。
【０１８７】
各カメラ１，２，３は、カメラクロック信号、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号及び生成した画像データを、対応するカメラリンク受信ＩＣ４，５，６に対して出力する。
【０１８８】
すなわち、第１カメラ１は第１カメラリンク受信ＩＣ４に対して第１カメラクロック信号、第１カメラＨｓｙｎｃ信号、第１カメラＶｓｙｎｃ信号及び第１画像データを出力する。
【０１８９】
同様に、第２カメラ２は第２カメラリンク受信ＩＣ５に対して第２カメラクロック信号、第２カメラＨｓｙｎｃ信号、第２カメラＶｓｙｎｃ信号及び第２画像データを出力する。
【０１９０】
同様に、第３カメラ３は第３カメラリンク受信ＩＣ６に対して第３カメラクロック信号、第３カメラＨｓｙｎｃ信号、第３カメラＶｓｙｎｃ信号及び第３画像データを出力する。
【０１９１】
各カメラ１，２，３による画像データの出力は、１回目のＨｓｙｎｃ信号の発生をトリガとして、１ライン目のＨ１の画像データから順に、１カメラクロック毎に、１画素分ずつ行われ、１ライン目のＨ４０９６の画像データの次は、同様に、２回目のＨｓｙｎｃ信号の発生をトリガとして、２ライン目のＨ１の画像データから順に、１画素分ずつ行われ、順次に最終ライン（例えば４０９６ライン目）の画像データまで出力される。
【０１９２】
本実施形態の場合、各カメラリンク受信ＩＣ４，５，６は、カメラ１，２，３から入力されるＶｓｙｎｃ信号を、対応するアドレス計算回路１４，１５，１６に出力する。
【０１９３】
すなわち、第１カメラリンク受信ＩＣ４は第１カメラＶｓｙｎｃ信号を第１アドレス計算回路１４に、第２カメラリンク受信ＩＣ５は第２カメラＶｓｙｎｃ信号を第２アドレス計算回路１５に、第３カメラリンク受信ＩＣ６は第３カメラＶｓｙｎｃ信号を第３アドレス計算回路１６に、それぞれ出力する。
【０１９４】
そして、本実施形態の場合の各アドレス計算回路１４，１５，１６の縦アドレスインクリメンタルカウンタ３４のカウント値は、図１４に示すように、対応するカメラリンク受信ＩＣ４，５，６から入力されるカメラＶｓｙｎｃ信号によりリセットされる。
【０１９５】
その他の点は、上記の第１の実施形態と同様であるため説明を省略するが、本実施形態の場合も、各カメラ１，２，３により得られる第１乃至第３画像データが、図１１（ｂ）に示す１つの画像４４を示す一連の画像データとして合成メモリ１９に記憶される。
【０１９６】
以上のような第２の実施形態によれば、カメラ１，２，３がエリアセンサ式カメラである場合に、上記の第１の実施形態と同様の効果が得られる。
【０１９７】
＜第２の実施形態の変形例＞
上記の第２の実施形態では、図１３に示すように、各カメラ１，２，３が横並びに配置されている例を説明したが、各カメラ１，２，３の寸法が大きいと隣のカメラと干渉するために横並びに配置できない場合がある。
【０１９８】
この場合、例えば、図１５に示すように、各カメラ１，２，３を互いに干渉しないように走行方向Ａにおいて互い違いに配置する必要がある。
【０１９９】
具体的には、例えば、中央のカメラ２の走行方向Ａにおける位置を、他の２つのカメラ１，３に対してずらすことにより、カメラ１，２，３間の干渉を避ける。
【０２００】
ただし、この場合、カメラ２の撮像タイミングを、他の２つのカメラ１，３の撮像タイミングに対してずらす必要がある。
【０２０１】
図１５に示す配置の場合、カメラ２の撮像タイミングを、他の２つのカメラ１，３の撮像タイミングよりも、撮像対象物２１が走行方向Ａに距離Ｌだけ移動するのに要する時間だけ早める。
【０２０２】
これにより、この変形例の場合も上記の第２の実施形態と同様の効果が得られる。
【０２０３】
〔第３の実施形態〕
上記の第１の実施形態では各カメラ１，２，３がラインセンサ式カメラである例を、上記の第２の実施形態では各カメラ１，２，３がエリアセンサ式カメラである例を、それぞれ説明したが、本実施形態では、各カメラ１，２，３として、ラインセンサ式カメラ又はエリアセンサ式カメラの何れか一方を選択的に画像処理装置に接続することが可能な例を説明する。
【０２０４】
図１６は第３の実施形態に係る画像処理装置３００の構成を示すブロック図である。
【０２０５】
図１６に示すように、本実施形態に係る画像処理装置３００は、上記の第１及び第２の実施形態に係る画像処理装置１００，２００と同様の構成要素を備えている。
【０２０６】
本実施形態の画像処理装置３００は、各カメラ１，２，３をラインセンサ式カメラとした場合は、上記の第１の実施形態と同様に機能する。他方、各カメラ１，２，３をエリアセンサ式カメラとした場合、画像処理装置３００は、上記の第２の実施形態と同様に機能する。
【０２０７】
そのような動作を可能とするために、本実施形態の画像処理装置３００は、取込トリガ信号と第１カメラＶｓｙｎｃ信号のうちの何れか一方の信号を選択的に第１アドレス計算回路１４に出力する第１トリガセレクタ５１と、取込トリガ信号と第２カメラＶｓｙｎｃ信号のうちの何れか一方の信号を選択的に第２アドレス計算回路１５に出力する第２トリガセレクタ５２と、取込トリガ信号と第３カメラＶｓｙｎｃ信号のうちの何れか一方の信号を選択的に第３アドレス計算回路１６に出力する第３トリガセレクタ５３と、を更に備える。
【０２０８】
すなわち、それぞれラインセンサ式カメラであるカメラ１，２，３を画像処理装置３００に接続した場合には、第１トリガセレクタ５１は取込トリガ信号を選択して第１アドレス計算回路１４に出力し、第２トリガセレクタ５２は取込トリガ信号を選択して第２アドレス計算回路１５に出力し、第３トリガセレクタ５３は取込トリガ信号を選択して第３アドレス計算回路１６に出力する。この場合、第１乃至第３のアドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４は、それぞれ、取込トリガ信号の入力によりカウント値をリセットする。
【０２０９】
他方、それぞれエリアセンサ式カメラであるカメラ１，２，３を画像処理装置３００に接続した場合には、第１トリガセレクタ５１は第１カメラ１から第１カメラリンク受信ＩＣ４を介して出力される第１カメラＶｓｙｎｃ信号を選択して第１アドレス計算回路１４に出力し、第２トリガセレクタ５２は第２カメラ２から第２カメラリンク受信ＩＣ５を介して出力される第２カメラＶｓｙｎｃ信号を選択して第２アドレス計算回路１５に出力し、第３トリガセレクタ５３は第３カメラ３から第３カメラリンク受信ＩＣ６を介して出力される第３カメラＶｓｙｎｃ信号を選択して第３アドレス計算回路１６に出力する。この場合、第１乃至第３のアドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４は、それぞれ、第１乃至第３カメラＨｓｙｎｃ信号の入力によりカウント値をリセットする。
【０２１０】
以上のような第３の実施形態によれば、用途に応じてカメラ１，２，３をラインセンサ式カメラとしたり、或いは、エリアセンサ式カメラとすることができる。
【０２１１】
〔第４の実施形態〕
上記の第１の実施形態では、撮像対象物２１の片面にのみ絵柄２２が印刷されている例を説明したが、本実施形態では、撮像対象物の両面に絵柄が印刷されており、両面の絵柄を撮像し、これら両面の絵柄の画像データをまとめて合成メモリ１９に記憶する例を説明する。
【０２１２】
図１７は第４の実施形態に係る画像処理装置４００の構成を示すブロック図、図１８は撮像対象物２１を示す図であり、このうち図１８（ａ）は表面を、図１８（ｂ）は裏面を、それぞれ示す。図１９は各カメラ１〜３、６１〜６３の配置と撮像範囲を示す図、図２０は合成メモリ１９が備える記憶領域のうち表裏一対の絵柄２２、２３と対応する記憶領域の模式図、図２１は各カメラ１〜３、６１〜６３により得られた画像データがどのように合成メモリ１９に記憶されるかを模式的に説明するための図である。
【０２１３】
図１７に示すように、本実施形態に係る画像処理装置４００は、第１カメラ１と対応する第１処理系７１と、第２カメラ２と対応する第２処理系７２と、第３カメラ３と対応する第３処理系７３と、第４カメラ４と対応する第４処理系７４と、第５カメラ５と対応する第５処理系７５と、第６カメラ６と対応する第６処理系７６と、合成メモリ調停回路１７と、セレクタ１８と、合成メモリ１９と、エンコーダ８１と、遅延回路８２と、を備えている。
【０２１４】
第１処理系７１は、第１の実施形態における第１カメラリンク受信ＩＣ４、第１カメラ入力調停回路７、第１ＦＩＦＯメモリ１１及び第１アドレス計算回路１４を備えるものである。
【０２１５】
同様に、第２処理系７２は、第１の実施形態における第２カメラリンク受信ＩＣ５、第２カメラ入力調停回路８、第２ＦＩＦＯメモリ１２及び第２アドレス計算回路１５を備えるものであり、第３処理系７３は、第１の実施形態における第３カメラリンク受信ＩＣ６、第３カメラ入力調停回路９、第３ＦＩＦＯメモリ１３及び第３アドレス計算回路１６を備えるものである。
【０２１６】
また、第４処理系７４は、第１処理系７１と同様の構成を有し、第１カメラ１からの出力に対して第１処理系７１が行うのと同じような動作を、第４カメラ６１からの出力に対して行う（ただし、後述するように、画像データの横アドレスを、第１画像データに対して（例えば１２１８８画素分）オフセットさせる）。
【０２１７】
また、第５処理系７５は、第２処理系７２と同様の構成を有し、第２カメラ２からの出力に対して第２処理系７２が行うのと同じような動作を、第５カメラ６２からの出力に対して行う（ただし、後述するように、画像データの横アドレスを、第２画像データに対して（例えば１２１８８画素分）オフセットさせる）。
【０２１８】
また、第６処理系７６は、第３処理系７３と同様の構成を有し、第３カメラ３からの出力に対して第３処理系７３が行うのと同じような動作を、第６カメラ６３からの出力に対して行う（ただし、後述するように、画像データの横アドレスを、第３画像データに対して（例えば１２１８８画素分）オフセットさせる）。
【０２１９】
本実施形態の場合、カメラの台数が６であるため、各カメラ１〜３、６１〜６３が生成する画像データのうちの書込画素を漏れなく合成メモリ１９に記憶させるために、合成メモリ調停回路１７の動作用のシステムクロックとしては、各カメラクロックの６倍以上の周波数のものが用いられる。
【０２２０】
本実施形態の場合、図１８に示すように、撮像対象物２１の表側には絵柄２２が、裏側には絵柄２３が、それぞれ走行方向Ａにおいて所定間隔で印刷されている。
【０２２１】
また、本実施形態の場合、図１８及び図１９に示すように、表側の絵柄２２を撮像するためのカメラ１，２，３と、裏側の絵柄２３を撮像するためのカメラ６１，６２，６３と、を用いる。
【０２２２】
なお、各カメラ１〜３、６１〜６３は、例えば、第１の実施形態と同様のラインセンサ式カメラである。
【０２２３】
図１８に示すように、各カメラ１〜３、６１〜６３の配置スペースの都合上、カメラ６１，６２，６３の配置は、例えば、カメラ１，２，３に対して走行方向Ａにおいて距離Ｍだけずらした配置とされている。
【０２２４】
カメラ１〜３は、上記の第１の実施形態と同様に、横方向Ｂにおいて等間隔で一列に配置されている。
【０２２５】
同様に、カメラ６１〜６３は、カメラ１〜３よりも距離Ｍだけ走行方向Ａにおける後方位置において、横方向Ｂに等間隔で一列に配置されている。
【０２２６】
図１９に示すように、隣り合うカメラ１〜３の視野１０は、上記の第１の実施形態と同様に重複している。同様に、隣り合うカメラ６１〜６３の視野１０も重複している。
【０２２７】
また、本実施形態の場合、上記のように、カメラ６１〜６３は、走行方向Ａにおいて、カメラ１〜３よりも距離Ｍだけ後方に配置されている。このため、カメラ６１〜６３により生成された第４乃至第６画像データの合成メモリ１９上の縦アドレスをリセットするための取込トリガ信号は、撮像対象物２１が距離Ｍだけ走行するのに要する時間だけ遅延させる必要がある。
【０２２８】
このような動作を実現するため、本実施形態の場合、取込トリガ信号は、図１７に示す遅延回路８２を介して、第４乃至第６処理系７４〜７６へ出力する。
【０２２９】
ここで、図１７に示すエンコーダ８１は、撮像対象物２１の搬送装置に設けられ、撮像対象物２１が走行方向Ａに所定の単位距離だけ走行するたびに、１パルスの検出信号を遅延回路８２に出力する。
【０２３０】
遅延回路８２は、当該遅延回路８２に対して取込トリガ信号が入力されたタイミングを起点として、距離Ｍに相当する回数のパルスがエンコーダ８１から入力されたタイミングをもって、取込トリガ信号を第４乃至第６処理系７４〜７６の各アドレス計算回路１４〜１６へ出力する。
【０２３１】
すなわち、遅延回路８２は、取込トリガ信号を、撮像対象物２１が距離Ｍだけ走行するのに要する時間だけ遅延させて出力する。
【０２３２】
第４乃至第６処理系７４〜７６の各アドレス計算回路１４〜１６の縦アドレスインクリメンタルカウンタ３４は、遅延回路８２から取込トリガ信号が入力されたタイミングで、縦アドレスをリセットして「０」にする。
【０２３３】
これにより、合成メモリ１９においては、各カメラ６１〜６３により生成された第４乃至第６画像データの縦アドレスと、各カメラ１〜３により生成された第１乃至第３画像データの縦アドレスと、を揃えることができる。
【０２３４】
図２１（ａ）に示す画像４１〜４３は、第１の実施形態と同様の画像である。
【０２３５】
図２１（ａ）に示す画像４５は、第４カメラ６１により画像４１の裏側に相当する部位を撮像することにより得られる画像から右端の２５画素分を削除した画像である。
【０２３６】
図２１（ａ）に示す画像４６は、第５カメラ６２により画像４２の裏側に相当する部位を撮像することにより得られる画像から左右両端の各々２５画素分を削除した画像である。
【０２３７】
図２１（ａ）に示す画像４６は、第６カメラ６３により画像４３の裏側に相当する部位を撮像することにより得られる画像から左端の２５画素分を削除した画像である。
【０２３８】
図２１（ｂ）に示すように、本実施形態では、第１カメラ１により取り込まれる画像４１、第２カメラ２により取り込まれる画像４２、及び、第３カメラ３により取り込まれる画像４３だけでなく、第４カメラ４により取り込まれる画像４５、第５カメラ５により取り込まれる画像４６、及び、第６カメラ６により取り込まれる画像４７も一纏めにした一連の画像として、合成メモリ１９に記憶させる。
【０２３９】
画像４１〜４３については、合成メモリ１９に対し、上記の第１の実施形態と同様のアドレスに記憶させる（図２０参照）。
【０２４０】
また、画像４５については、画像４１に対して横アドレスを例えば１２１８８画素分オフセットさせて、合成メモリ１９に記憶させる。
【０２４１】
すなわち、画像４５は、合成メモリ１９に対し、縦アドレスＶ１のラインからＶ４０９６のラインにかけて、横アドレスＨ１２１８９からＨ１６２５９の領域に記憶させる（図２０参照）。
【０２４２】
同様に、画像４６については画像４２に対して横アドレスを例えば１２１８８画素分オフセットさせ、画像４７については画像４３に対して横アドレスを例えば１２１８８画素分オフセットさせて、それぞれ合成メモリ１９に対して記憶させる（図２０参照）。
【０２４３】
このような動作を実現するため、第４処理系７４が備えるアドレス計算回路１４の加算器３２に入力されるオフセット値は、例えば、「１２１８８」である。これにより、画像４５は、画像４１に対して横アドレスが１２１８８画素分オフセットされる。
【０２４４】
同様に、第５処理系７５が備えるアドレス計算回路１５の加算器３２に入力されるオフセット値は、例えば、「１６２５９」である。これにより、画像４６は、画像４２に対して横アドレスが１２１８８画素分オフセットされる（画像４１に対して横アドレスが１６２５９画素分オフセットされる。）。
【０２４５】
同様に、第６処理系７６が備えるアドレス計算回路１６の加算器３２に入力されるオフセット値は、例えば、「２０３０５」である。これにより、画像４７は、画像４３に対して横アドレスが１２１８８画素分オフセットされる（画像４１に対して横アドレスが２０３０５画素分オフセットされる。）。
【０２４６】
以上のような第４の実施形態によれば、表裏一対の絵柄２２，２３の画像データを一纏まりの画像データとして合成メモリ１９に記憶させることができる。
【０２４７】
なお、上記の各実施形態において、使用するカメラの数は、複数であれば、上記において説明した数に限らない。
【０２４８】
また、カメラの配置や、各カメラの撮像範囲の重複の仕方は任意である。
【０２４９】
また、セレクタ１８の代わりに、各ＦＩＦＯメモリ１１，１２，１３の出力のうちの何れか１つを選択的に合成メモリ１９に出力するＦＩＦＯ出力切替スイッチと、各アドレス計算回路１４、１５，１６の出力のうちの何れか１つを選択的に合成メモリ１９に接続するアドレス出力切替スイッチと、合成メモリ調停回路１７から出力される第１乃至第３ｗｒｉｔｅ信号のうちの何れか１つを選択的に合成メモリ１９に出力するｗｒｉｔｅ信号切替スイッチと、を備えることとしても良い。この場合、合成メモリ調停回路１７は、セレクト信号を出力する代わりに、これらスイッチに対し、切り替え動作を指令する制御信号をする。
【図面の簡単な説明】
【０２５０】
【図１】第１の実施形態に係る画像処理装置の構成を示すブロック図である。
【図２】カメラの平面的な配置を示す図である。
【図３】カメラの撮像範囲を示す図である。
【図４】カメラが１回の撮像動作により生成する画像データを示すとともに、カメラが生成する画像データのうちＦＩＦＯメモリに書き込まれるデータを示す模式図である。
【図５】カメラ入力調停回路とＦＩＦＯメモリの動作を説明するための図である。
【図６】合成メモリ調停回路の動作を示すフローチャートである。
【図７】アドレス計算回路の構成の一例を示すブロック図である。
【図８】アドレス計算回路の構成の他の一例を示すブロック図である。
【図９】合成メモリが備える記憶領域のうち１個の絵柄と対応する記憶領域の模式図である。
【図１０】１つの取込トリガ信号が発生してから次の取込トリガ信号が発生するまでのインターバルの間に各カメラにより撮像される画像の範囲を示す図である。
【図１１】各カメラにより得られた画像データがどのように合成メモリに記憶されるかを模式的に説明するための図である。
【図１２】第２の実施形態に係る画像処理装置の構成を示すブロック図である。
【図１３】第２の実施形態におけるカメラの平面的な配置の一例を示す図である。
【図１４】第２の実施形態におけるアドレス計算回路を示すブロック図である。
【図１５】第２の実施形態におけるカメラの平面的な配置の変形例を示す図である。
【図１６】第３の実施形態に係る画像処理装置を構成を示すブロック図である。
【図１７】第４の実施形態に係る画像処理装置の構成を示すブロック図である。
【図１８】第４の実施形態における撮像対象物を示す図であり、（ａ）は表面を、（ｂ）は裏面をそれぞれ示す。
【図１９】各カメラの配置と撮像範囲を示す図である。
【図２０】合成メモリが備える記憶領域のうち表裏一対の絵柄と対応する記憶領域の模式図である。
【図２１】各カメラにより得られた画像データがどのように合成メモリに記憶されるかを模式的に説明するための図である。
【符号の説明】
【０２５１】
１ 第１カメラ（カメラ）
２ 第２カメラ（カメラ）
３ 第３カメラ（カメラ）
４ 第１カメラリンク受信ＩＣ（カメラリンク受信処理部）
５ 第２カメラリンク受信ＩＣ（カメラリンク受信処理部）
６ 第３カメラリンク受信ＩＣ（カメラリンク受信処理部）
７ 第１カメラ入力調停回路（カメラ入力調停処理部）
８ 第２カメラ入力調停回路（カメラ入力調停処理部）
９ 第３カメラ入力調停回路（カメラ入力調停処理部）
１１ 第１ＦＩＦＯメモリ（ＦＩＦＯメモリ）
１２ 第２ＦＩＦＯメモリ（ＦＩＦＯメモリ）
１３ 第３ＦＩＦＯメモリ（ＦＩＦＯメモリ）
１４ 第１アドレス計算回路（アドレス計算処理部）
１５ 第１アドレス計算回路（アドレス計算処理部）
１６ 第１アドレス計算回路（アドレス計算処理部）
１７ 合成メモリ調停回路（合成メモリ調停処理部）
１８ セレクタ（選択出力処理部）
１９ 合成メモリ
２１ 撮像対象物
６１ 第４カメラ（カメラ）
６２ 第５カメラ（カメラ）
６３ 第６カメラ（カメラ）
１００ 画像処理装置
２００ 画像処理装置
３００ 画像処理装置
４００ 画像処理装置
【特許請求の範囲】
【請求項１】
撮像範囲が一部重複する複数のカメラにより得られた画像データを記憶する合成メモリと、
前記画像データを前記合成メモリに記憶させる処理を実行する記憶処理実行部と、
を備え、
前記記憶処理実行部は、前記複数のカメラにより得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを前記合成メモリに記憶させ、前記複数のカメラにより得られた画像データを、撮像対象物の画像を表す一連の画像データとして前記合成メモリに記憶させることを特徴とする画像処理装置。
【請求項２】
前記記憶処理実行部は、
各カメラと１対１で対応するカメラ入力調停処理部と、
各カメラと１対１で対応し、対応するカメラから出力される画像データを、対応するカメラ入力調停処理部の制御下で一時的に記憶するＦＩＦＯメモリと、
各ＦＩＦＯメモリのうち、画像データの読み出しを行うＦＩＦＯメモリを時分割で順次に切り替える合成メモリ調停処理部と、
各ＦＩＦＯメモリと１対１で対応し、対応するＦＩＦＯメモリから読み出される画像データの前記合成メモリ上のアドレスを計算して出力するアドレス計算処理部と、
各ＦＩＦＯメモリのうち、前記合成メモリ調停処理部により画像データの読み出しを行うＦＩＦＯメモリとして選択されたＦＩＦＯメモリからの出力と、当該読み出しを行うＦＩＦＯメモリと対応するアドレス計算処理部から出力されるアドレスと、を同期したタイミングで選択的に前記合成メモリに出力する選択出力処理部と、
を備え、
前記合成メモリは、前記選択出力処理部から入力される画像データを、該画像データと同期して入力されるアドレスに従って記憶し、
各カメラ入力調停回路は、前記重複する画像データについては、何れか１つのＦＩＦＯメモリに対してのみ書き込まれるように、対応するＦＩＦＯメモリの記憶動作を制御することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
各カメラは、ラインセンサ式カメラであることを特徴とする請求項２に記載の画像処理装置。
【請求項４】
各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、
各カメラリンク受信処理部は、
カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、
Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、
画像データは、対応するＦＩＦＯメモリに出力することを特徴とする請求項３に記載の画像処理装置。
【請求項５】
各カメラは、エリアセンサ式カメラであることを特徴とする請求項２に記載の画像処理装置。
【請求項６】
各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、
各カメラリンク受信処理部は、
カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、
Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、
Ｖｓｙｎｃ信号は、対応するアドレス計算処理部に出力し、
画像データは、対応するＦＩＦＯメモリに出力することを特徴とする請求項５に記載の画像処理装置。
【請求項７】
各カメラ入力調停処理部は、
対応するカメラが１回の撮像により生成する有効な画像データの数である有効画素数と、
対応するカメラが出力する有効な画像データのうち、対応するＦＩＦＯメモリへの書き込みを行わない撮像範囲横方向における両端の画像の画像データの画素数と、
対応するカメラがＨｓｙｎｃ信号を発生してから有効な画像データを出力するまでのカメラクロック数と、
に基づいて、
対応するＦＩＦＯメモリに対して画像データの記憶動作を実行する期間を指示することを特徴とする請求項４又は６に記載の画像処理装置。
【請求項８】
各ＦＩＦＯメモリは、１画素分の画像データの記憶領域を有し、該記憶領域が空であるか否かを示すＥｍｐｔｙ信号を前記合成メモリ調停処理部に出力し、
前記合成メモリ調停処理部は、前記記憶領域が空でない旨を示すＥｍｐｔｙ信号を出力するＦＩＦＯメモリに対し、前記選択出力処理部への画像データの出力を指示するｗｒｉｔｅ信号を出力することを特徴とする請求項７に記載の画像処理装置。
【請求項１】
撮像範囲が一部重複する複数のカメラにより得られた画像データを記憶する合成メモリと、
前記画像データを前記合成メモリに記憶させる処理を実行する記憶処理実行部と、
を備え、
前記記憶処理実行部は、前記複数のカメラにより得られた画像データのうち、重複する画像データについては、何れか１つのカメラにより得られた画像データのみを前記合成メモリに記憶させ、前記複数のカメラにより得られた画像データを、撮像対象物の画像を表す一連の画像データとして前記合成メモリに記憶させることを特徴とする画像処理装置。
【請求項２】
前記記憶処理実行部は、
各カメラと１対１で対応するカメラ入力調停処理部と、
各カメラと１対１で対応し、対応するカメラから出力される画像データを、対応するカメラ入力調停処理部の制御下で一時的に記憶するＦＩＦＯメモリと、
各ＦＩＦＯメモリのうち、画像データの読み出しを行うＦＩＦＯメモリを時分割で順次に切り替える合成メモリ調停処理部と、
各ＦＩＦＯメモリと１対１で対応し、対応するＦＩＦＯメモリから読み出される画像データの前記合成メモリ上のアドレスを計算して出力するアドレス計算処理部と、
各ＦＩＦＯメモリのうち、前記合成メモリ調停処理部により画像データの読み出しを行うＦＩＦＯメモリとして選択されたＦＩＦＯメモリからの出力と、当該読み出しを行うＦＩＦＯメモリと対応するアドレス計算処理部から出力されるアドレスと、を同期したタイミングで選択的に前記合成メモリに出力する選択出力処理部と、
を備え、
前記合成メモリは、前記選択出力処理部から入力される画像データを、該画像データと同期して入力されるアドレスに従って記憶し、
各カメラ入力調停回路は、前記重複する画像データについては、何れか１つのＦＩＦＯメモリに対してのみ書き込まれるように、対応するＦＩＦＯメモリの記憶動作を制御することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
各カメラは、ラインセンサ式カメラであることを特徴とする請求項２に記載の画像処理装置。
【請求項４】
各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、
各カメラリンク受信処理部は、
カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、
Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、
画像データは、対応するＦＩＦＯメモリに出力することを特徴とする請求項３に記載の画像処理装置。
【請求項５】
各カメラは、エリアセンサ式カメラであることを特徴とする請求項２に記載の画像処理装置。
【請求項６】
各カメラと１対１で対応し、対応するカメラから出力されるカメラクロック信号、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号及び画像データを受信するカメラリンク受信処理部を備え、
各カメラリンク受信処理部は、
カメラクロック信号は、対応するカメラ入力調停処理部、対応するＦＩＦＯメモリ、及び、対応するアドレス計算処理部に出力し、
Ｈｓｙｎｃ信号は、対応するカメラ入力調停処理部及び対応するアドレス計算処理部に出力し、
Ｖｓｙｎｃ信号は、対応するアドレス計算処理部に出力し、
画像データは、対応するＦＩＦＯメモリに出力することを特徴とする請求項５に記載の画像処理装置。
【請求項７】
各カメラ入力調停処理部は、
対応するカメラが１回の撮像により生成する有効な画像データの数である有効画素数と、
対応するカメラが出力する有効な画像データのうち、対応するＦＩＦＯメモリへの書き込みを行わない撮像範囲横方向における両端の画像の画像データの画素数と、
対応するカメラがＨｓｙｎｃ信号を発生してから有効な画像データを出力するまでのカメラクロック数と、
に基づいて、
対応するＦＩＦＯメモリに対して画像データの記憶動作を実行する期間を指示することを特徴とする請求項４又は６に記載の画像処理装置。
【請求項８】
各ＦＩＦＯメモリは、１画素分の画像データの記憶領域を有し、該記憶領域が空であるか否かを示すＥｍｐｔｙ信号を前記合成メモリ調停処理部に出力し、
前記合成メモリ調停処理部は、前記記憶領域が空でない旨を示すＥｍｐｔｙ信号を出力するＦＩＦＯメモリに対し、前記選択出力処理部への画像データの出力を指示するｗｒｉｔｅ信号を出力することを特徴とする請求項７に記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００８−３１０４１５（Ｐ２００８−３１０４１５Ａ）
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願番号】特願２００７−１５５１１９（Ｐ２００７−１５５１１９）
【出願日】平成１９年６月１２日（２００７．６．１２）
【出願人】（０００１３５２５４）株式会社ニレコ (41)
【Ｆターム（参考）】
【公開日】平成２０年１２月２５日（２００８．１２．２５）
【国際特許分類】
【出願日】平成１９年６月１２日（２００７．６．１２）
【出願人】（０００１３５２５４）株式会社ニレコ (41)
【Ｆターム（参考）】
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