【課題】 １演算周期内に実行可能な乗加算処理の回数を増加させることが可能なＤＳＰを提供する。
【解決手段】 制御部１は、各演算周期において、当該演算周期での信号処理結果を得るのに必要な乗加算処理の一部を乗加算器ＭＡＣ０に実行させ、残りの乗加算処理を当該演算周期の直前の１または複数の演算周期において乗加算器ＭＡＣ１に実行させ、各演算周期において、乗加算器ＭＡＣ０およびＭＡＣ１に実行させる乗加算処理のうち共通のサンプルを対象とした複数の乗加算処理を実行するために当該共通のサンプルをデータメモリ３から読み出し、当該複数の乗加算処理を乗加算器ＭＡＣ０およびＭＡＣ１に実行させる。 （もっと読む）

【課題】任意の値が更新された入力データに対応する演算結果を少ない処理サイクルで高速に算出可能な演算回路を提供することにある。
【解決手段】Ｎ個の要素を有する第１の値を保持する第１のレジスターと、Ｎ個の要素を有する第２の値を保持する第２のレジスターと、第１の値と第２の値とが積和演算された積和演算値を保持する出力レジスターと、入力された第１の値の１つの要素から、当該要素に対応する第１のレジスター内の第１の値の要素を減算する第１の減算器と、第１の減算器の出力と、入力された第１の値の要素に対応する第２のレジスター内の第２の値の要素とを乗算する乗算器と、乗算器の出力と、出力レジスターの積和演算値とを加算して出力レジスターに出力する加算器と、を有する。 （もっと読む）

【課題】乗算器を使用しないハードウェア量の少ない演算器構成で、高並列に適したサイクルタイムの高速化が図れるとともに、ＲＯＭを用いなくても内積演算が効率よくかつ精度低下なく行うことができる内積演算装置および内積演算方法を提供する。
【解決手段】複数の入力ベクトル要素を格納する入力要素レジスタ２と、定数ベクトル要素の２のべき乗項と入力ベクトル要素との部分積を求めるバレルシフタ３と、部分積の累算を行う加減算器４と、加減算器の累算結果が格納されるアキュムレータ５と、アキュムレータ５に格納された累算途中の結果の切捨てを行うシフタ６と、定数ベクトル要素の最下位の２のべき乗項の同じ項にかかる全ての入力ベクトル要素の部分積の累算を行わせて順次高位の２のべき乗項にかかる部分積の累算を繰り返して最上位の２のべき乗項まで繰り返させる演算制御手段と、を備えている。 （もっと読む）

【課題】ｎビット系の積和演算と、２ｎビット系の積和演算と、を一の演算器で高速に処理すること
【解決手段】積和演算器は、ｎビット乗算結果または２ｎビット乗算の部分積のいずれかを算出するために用いる乗算器１００、１０１及び２ｎビット乗算の部分積を算出するために用いる乗算器１０２、１０３を備える。乗算器１００〜１０３の各々が算出した２ｎビット乗算の部分積を用いて２ｎビット乗算の結果を算出し、当該２ｎビット乗算結果と、予め算出されている２ｎビット累算値と、を加算することにより新たな２ｎビット累算値を算出する。また、乗算器１００のｎビット乗算結果と、乗算器１０１のｎビット乗算結果と、予め算出されているｎビット累算値と、を加算すること、により新たなｎビット累算値を算出する。 （もっと読む）

【課題】改善されたガロア拡大体積算／積算加算／積和演算装置を提供すること。
【解決手段】ガロア拡大体積算／積算加算／積和演算装置（１０）は、ガロア拡大体の係数を有する２つの多項式を乗じてこれらの積を得るための乗算回路と；
既約多項式に対する多項式の積のモジュロ剰余を予測するための、前記乗算回路に応答するガロア拡大体線形変換器回路と；
所定の既約多項式に対するモジュロ剰余を予測するために、前記ガロア拡大体線形変換器回路に一組の係数を与える記憶回路と；
シングルサイクルで積算及び加算操作を実行するために、ガロア拡大体の係数を有する第３多項式に前記乗算回路の前記積を加えるためのガロア拡大体加算回路と；を含む。 （もっと読む）

【課題】乗累算演算を実行するデータ処理装置及び方法を提供する。
【解決手段】該データ処理装置は、制御信号に応答して、入力データ要素において、データ処理演算を実行するデータ処理回路を含む。命令デコーダ回路は、入力オペランドとして、第１入力データ要素、第２入力データ要素及び述語値を指定する述語化された乗累算命令に応答して、データ処理回路を制御するように制御信号を生成し、第１入力データ要素および前記第２入力データ要素を乗算し、乗算データ要素を生成し、該述語値が第１の値を有する場合、該乗算データ要素を初期累算データ要素に加算して結果累算データ要素を生成し、該述語値が第２の値を有する場合、該初期累算データ要素から該乗算データ要素を減算して、該結果累算データ要素を生成することで、乗累算演算を実行する。本発明は、パフォーマンス、エネルギー消費及びコード密度を改善する。 （もっと読む）

【課題】 浮動小数点積和演算あるいは固定小数点乗算がそれぞれ実行される場合に、無効な電力消費が発生するという問題点がある。
【解決手段】 通知された演算命令に基づいて選択した入力データを構成する複数の部分データそれぞれについて最上位ビットから連続している０の数を計数して第１のリーディングゼロカウントとし、第１のリーディングゼロカウントに基づいて入力データについて最上位ビットから連続している０の数を計数して第２のリーディングゼロカウントを出力するリーディングゼロ手段と、第１のリーディングゼロカウントを入力して演算命令に基づいた演算を行うとともに、第２のリーディングゼロカウントを入力して演算命令に基づいた演算を行う第１の演算手段と、第１の演算手段及びリーディングゼロ手段と連携して演算命令に基づいた演算を行う第２の演算手段とを有する。 （もっと読む）

【課題】性能を犠牲にせずに低電力を実現するためのマルチＭＡＣアーキテクチャを提供する。
【解決手段】本発明の実施形態は、チェーンの第１の乗加算器の出力結果をチェーンの第２の後続乗加算器への入力として供給することによって、２つ以上の乗加算器ユニット（２１０、２２０、２３０、２４０）の乗加算器チェーンの演算をスケジュールして、比較的低いワット損を可能にするシステムおよび方法を対象とする。 （もっと読む）

【課題】複数の関数値についての重み付け加算演算を、単純な電子回路で行う。
【解決手段】３つの関数Ｆ_０，Ｆ_１，Ｆ_２について、それぞれ重みＷ_０，Ｗ_１，Ｗ_２（但し、重みの総和は１）を考慮して、Ｆ＝Ｗ_０・Ｆ_０＋Ｗ_１・Ｆ_１＋Ｗ_２・Ｆ_２なる加算を行う。Ｗ_０＝１−Ｗ_１−Ｗ_２を利用して、演算式をＦ＝（−１＋２^{（−ｍ＋１）}）・Ｆ_０＋（Ｗbar_１・Ｆ_０＋Ｗ_１・Ｆ_１）＋（Ｗbar_２・Ｆ_０＋Ｗ_２・Ｆ_２）なる形に変形し（但し、記号barが挿入された変数は、元の変数の論理反転値を示す）、乗算演算部６０、積和演算部３０（１），３０（２）、総和演算部７０によって演算器を構成する。Ｗ_ｐ，Ｆ_ｐを構成する各ビットをｗ_ｐ，ｆ_ｐとすると（ｐ＝０，１，２）、各積和演算部は、「ｗbar_ｐ・ｆ_０＋ｗ_ｐ・ｆ_ｐ」なる積和演算項を、ビットｗ_ｐの論理値に基づいて、入力ビットｆ_０，ｆ_ｐのいずれかを出力するセレクタ回路で演算できる。 （もっと読む）

【課題】ＩＥＥＥ７５４Ｒ規格に準拠した浮動小数点積和演算を行う。
【解決手段】浮動小数点演算器において、浮動小数点乗算器と浮動小数点加算器を個別に有し、通常はそれぞれが独立で動作するが、浮動小数点積和命令時には、浮動小数点乗算器は、浮動小数点乗算の中間結果を浮動小数点加算器に受け渡し、浮動小数点加算器は、中間結果幅に対応した桁合わせシフト（左右シフト）と仮数部絶対値加算と正規化シフトを行い、浮動小数点加算を行う。 （もっと読む）

【解決手段】
浮動小数点ユニットは、各々が指数及び仮数を有する第１及び第２の浮動小数点数の間で浮動小数点加算動作を実行する浮動小数点加算器を含む。浮動小数点ユニットはまた、第２の指数の値が第１の指数の値と同一になるように第２の仮数をシフトするビット位置の数に対応するシフト値を計算し得るアライメントシフト器を含む。アライメントシフト器はオーバーシフト状態を検出してよく、オーバーシフト状態においては、シフト値は、選択されたオーバーシフトスレッショルド値以上である。選択されたオーバーシフトスレッショルド値は、最小オーバーシフトスレッショルド値及び最大オーバーシフトスレッショルド値を含むオーバーシフト値の範囲内の２進数を備えると共に最下位ビットで始まる最多数の連続するゼロのビットを有している。 （もっと読む）

ＳＩＭＤ積和演算動作を行うための装置及び方法は、制御信号に応答して多数のデータ要素に対してデータ処理動作を並列に行うＳＩＭＤデータ処理回路を含む。命令デコーダ回路は、ＳＩＭＤデータ処理回路と結合され、プログラム命令に応答して要求される制御信号を生成する。命令デコーダ回路は、入力オペランドとして入力データ要素の第１ベクトル、係数データ要素の第２ベクトル、及び要求される複数の反復を示すスカラー値を有する単一の命令（本明細書では、繰返し積和演算命令と呼ぶ）に応答して、ＳＩＭＤ処理回路を制御する制御信号を生成し、これらの制御信号に応答して、ＳＩＭＤデータ処理回路は積和演算プロセスの複数の反復を行い、各反復は、Ｎ個の積和演算データ要素をもたらすために並列なＮ個の積和演算動作の遂行を含む。各反復について、ＳＩＭＤデータ処理回路は、前記第１ベクトルからＮ個の入力データ要素と、Ｎ個の入力データ要素の各々と乗算されるべき第２ベクトルから単一係数データ要素とを求める。積和演算プロセスの最後の反復においてもたらされたＮ個の積和演算データ要素は、次いで、Ｎ個の積和演算結果をもたらすために用いられる。この機構は、例えばＦＩＲフィルタプロセスに要求されるような、ＳＩＭＤ積和演算動作を行うための特にエネルギー効率の良い機構を提供する。
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【課題】回路における消費電力、複雑さ及びスペースを低減し、かつ演算処理を高めた集積回路における乗算器／積算器（ＭＡＣ）ユニット、更に同一の集積回路に前記ＭＡＣユニットを二重に設けた二重ＭＡＣユニットを提供する。
【解決手段】ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 （もっと読む）

【課題】 バタフライ演算を効率的に行う
【解決手段】 実数部Ｑ（Ｒｅ）＝（Ｘ（Ｒｅ）−Ｙ（Ｒｅ））・Ｚ（Ｒｅ）−（Ｘ（Ｉｍ）−Ｙ（Ｉｍ））・Ｚ（Ｉｍ）、虚数部Ｑ（Ｉｍ）＝（Ｘ（Ｒｅ）−Ｙ（Ｒｅ））・Ｚ（Ｉｍ）＋（Ｘ（Ｉｍ）−Ｙ（Ｉｍ））・Ｚ（Ｒｅ）なるバタフライ演算を行う。Ｘ（Ｒｅ）をビットａ列、Ｘ（Ｉｍ）をビットｂ列、Ｙ（Ｒｅ）をビットｃ列、Ｙ（Ｉｍ）をビットｄ列、Ｚ（Ｒｅ）をビットｅ列、Ｚ（Ｉｍ）をビットｆ列で与え、図示の式に基づく演算を行う。「（Ｋ・Ｍ）＋（Ｌ・Ｍbar）」なる形式からなるγ１〜γ８の積和演算を、ビットＭの論理値に基づいて、ビットＫもしくはＬのいずれかを選択して出力するセレクタを用いて実行する。虚数部Ｑ（Ｉｍ）についても同様の式を用い、セレクタを用いた演算を行う。 （もっと読む）

【課題】行列関連の演算を実行する際に適している、効率的なプロセッサ素子アーキテクチャを提供する。
【解決手段】線形アレーは、ヘッド・プロセッサ素子と、一組の通常のプロセッサ素子とを含み、ヘッド・プロセッサ素子は、アレーの最も近い隣接プロセッサ素子と相互接続していて、隣接していない通常のプロセッサ素子から、ヘッド・プロセッサ素子へのフィードバック経路を持つ。各プロセッサ素子は、乗算、組合せおよび演算の累算を行うための演算回路、およびレジスタ・ファイルを含む。ヘッド・プロセッサ素子は、非線形関数ゼネレータを含む。各プロセッサ素子は、終了する算術演算の待ち時間を、それにより新しい演算をスタートする周期の倍数になるように、パイプライン処理している。アレーを制御するために、超長命令語（ＶＬＩＷ）プログラム、またはその他のタイプのプログラムを使用することができる。 （もっと読む）

【課題】固定サイズの正方行列だけではなく、異なる行列サイズの積和演算を連続実行でき、さらに回路の利用効率および演算性能を向上させることを目的とする。
【解決手段】第１の行列の行ベクトルと、第２の行列の列ベクトルとの積算を並列に実行する所定数の乗算器と、所定の要素数と同じ数量設けられた乗算器の次段に、乗算器の乗算結果を取得して加算をする乗算器用加算器と、乗算器用加算器の次段に、乗算器用加算器の加算結果を取得して加算をする加算器用加算器と、最終段の加算器用加算器のレイテンシを計測するレイテンシカウンタと、レイテンシカウンタが最終段の加算器用加算器のレイテンシを計測するごとにカウントして、所定の累算回数までカウントすると行列積の演算結果が取得可能状態であることを示す信号を出力する可変カウンタと、可変カウンタのカウント値の設定をする可変カウンタ設定部と、を備える積和演算回路である。 （もっと読む）

【課題】行列の積和演算の技術に関し、回路の利用効率および演算性能を向上させることが可能な積和演算回路を提供することにある。
【解決手段】乗算器１０２〜１０７は、行列Ａの行を分割した部分行ベクトルと行列Ｂの列を分割した部分列ベクトルとの乗算を並列に実行し、加算器１０８〜１１２は乗算結果を加算し、部分積和演算結果を出力する。１２個の部分積和演算結果は、レイテンシ＝１２の加算器１１６に順次溜め込まれた後、その出力側から入力側にフィードバックされながら、次のタイミングにおける新たな１２個の部分積和演算結果に順次加算される。上記レイテンシに対応する１２進カウンタ１１３と上記分割の数に対応する２２進カウンタ１１４のカウント動作に従って、加算器１１６にて累算された積和演算結果が、１２×２２＝２６４クロック毎に１２個ずつ出力される。 （もっと読む）

【課題】例えばＳＩＭＤ浮動小数点積和演算等における各種演算組み合わせを少ない命令種別コード数で実現する。
【解決手段】演算装置１が、一の命令における一以上の未使用ビットに、該一の命令によって実行される通常処理とは異なる拡張処理の実行指示をレジスタ１１と演算器１２ｂ，１２ｅとの少なくとも一方に対して行なう拡張指示情報を設定する設定部２０を有する。 （もっと読む）

【課題】 プロセッサから行列要素を１個ずつしか受け取れない状況でも、行列乗算処理を高速実行可能な行列演算コプロセッサを提供する。
【解決手段】 制御部１４０は、行列Ａ、Ｂの乗算結果である行列Ｑの要素を行毎に順次得るための制御を行う。行列要素レジスタ１２０は、行列Ｂの要素を記憶する。制御部１４０は、行列Ｑの１行分の要素を累算器１１１〜１１４から得るため、累算器１１１〜１１４を初期化し、行列Ａの１行分の要素をＣＰＵ２００から１個ずつ受け取る都度、受け取った要素を乗算器１０１〜１０４に送るとともに、当該要素を共通の乗算相手とする１行分の要素を行列要素レジスタ１２０から乗算器１０１〜１０４に送って乗算を行わせ、各乗算結果の累算を累算器１１１〜１１４に各々行わせる。 （もっと読む）

【課題】本発明は、従来の浮動小数点積和演算を可能としながら、２つの浮動小数点A、Bの加算(A+B)及び減算(A-B)を並列処理する事ができる浮動小数点演算装置を提供する。
【解決手段】本発明は、２つの浮動小数点A、Bに対する加算(A+B)及び減算(A-B)を並列実行するために、従来の浮動小数点積和演算器(FMA)に加え、浮動小数点加算器を一つ備え、加算(A+B)または減算(A-B)のうちで、いずれかが2ビット以上の左シフト正規化が必要であるかを判定する手段を有し、加算(A+B)または減算(A-B)のうちで、2ビット以上の左シフト正規化が必要でない方の正規化論理を省く事で、性能を２倍に向上し回路規模は２倍未満に抑える。 （もっと読む）