【課題】集積回路から外部メモリにアクセスする際のボトルネックを解消する方法を提供する。
【解決手段】集積回路１０はマスタ論理ユニットおよびスレーブ論理ユニットを結合する相互接続論理４５と、外部メモリからのデータにアクセスするときに、相互接続論理４５を介してアドレス転送を出すことによりトランザクションを開始する少なくとも１つのマスタ論理ユニットと、外部バス６０を介して外部メモリ５５に結合されて１つ以上のコマンドを外部バス６０により外部メモリ５５に出すことによりトランザクションを処理して１つ以上の外部データ転送を行うメモリ制御器３５とを備え、コマンド毎に、メモリ制御器３５は外部メモリ５５の少なくとも１つの予め定められた抑制とトランザクションのフォーマット情報とに従って１つ以上の外部データ転送のための外部フォーマットを選択する。 （もっと読む）

画像処理用半導体プロセッサにおいて描画や表示制御のための制御情報や画像データ等の転送効率を向上させる。 ＣＰＵ（２）と、ＣＰＵに接続される第１バス（３）と、第１バスを介するデータ転送を制御するＤＭＡＣ（５）と、第１バスとデータ送受信を行うバスブリッジ回路（４）と、第１バス経由でＣＰＵからコマンドを受信して３次元画像処理を行う３次元画像処理部（６）と、バスブリッジ回路と第１回路モジュール（２０〜２３）とに接続された第２バス（１０）と、バスブリッジ回路と第２回路モジュール（３０〜３３）とに接続された第３バス（１１）と、第１バス、第２バス、３次元画像処理部及び外部メモリ（１５）に接続可能にされるメモリインタフェース回路（７）とを有し、バスブリッジ回路は外部回路と第２バスとの間のダイレクトメモリアクセス転送制御可能とされる。
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【課題】メモリアクセス要求に応答して、メモリクロック信号を用いて、メモリバスにおいてアクセスを行うメモリアクセス回路とを備えるマイクロプロセッサを提供する。
【解決手段】マイクロプロセッサは外部メモリ周波数と等しいマイクロプロセッサ周波数を表わす第１のレベルか、または外部メモリ周波数の２倍であるマイクロプロセッサ周波数を表わす第２のレベルかを有する速度制御信号を受信するための速度制御入力を含み、メモリアクセス制御は速度制御入力に結合されてかつ速度制御信号、内部マイクロプロセッサクロックおよび外部メモリクロックに応答して外部メモリ周波数がマイクロプロセッサ周波数と等しいかまたはマイクロプロセッサ周波数の２分の１である場合に外部メモリクロックと同期に外部メモリにアクセスする。 （もっと読む）

プロセッサのカメラポートを用いてデータを獲得するためのデバイスと方法とが記述される。デバイスは、処理ユニットと、一組の命令を記憶したメモリ構成と、カメラポートとを含む。カメラポートは、カメラタイプ配列から、第一のデータを第一の形式で受信するように構成されている。カメラポートは、非カメラタイプデータ獲得デバイスから、第二のデータを第二の形式で受信し、処理ユニットは、該一組の命令を用いて、第二のデータを、第一の形式で格納されているさらなる第二のデータに変換する。 （もっと読む）

中央処理装置（CPU）が開示される。このCPUは、CPUダイおよび該CPUダイに接合された電圧調整器ダイを三次元実装レイアウトにおいて含む。 （もっと読む）

【課題】 大規模システムＬＳＩの評価・解析手段や通常動作モード時での外部接続機器との転送速度向上手段として有用な半導体集積回路を提供することを目的とする。
【解決手段】 本発明にかかる半導体集積回路は、特定の装置によるＣＰＵ外部バスの占有時間を検出する占有時間検出装置と、占有時間検出装置により検出された占有時間と内・外の装置間で行う所定の処理に要する通信時間とを比較し、前記占有期間中に、前記所定の処理を第１の外部端子を用いて行うことができるか否かの判断を行う通信可否判断装置と、通信可否判断装置の判断結果に基づき、半導体集積回路内の前記ＣＰＵ外部バスを前記第１の外部端子から切り離し、前記内部装置群を構成する１つの装置と前記外部装置群を構成する１つの装置とを、前記第１の外部端子を用いて接続する端子制御装置とを備える構成とした。 （もっと読む）

本発明は、機能モジュール（２）を備えた集積回路（１）であって、該機能モジュール（２）は、データを処理しかつプログラムを実行することができる中央処理ユニット（４）とキャッシュメモリ（５）とを有している。この形式のモジュールの不正操作に対する
セキュリティの保証はこれまで非常に煩雑でかつ必然的にコストも高くなった。ここで本発明は、機能モジュール（２）が暗号化ユニット（６）を有し、該暗号化ユニットを用いてデータを暗号化可能および暗号解除可能とすることによって不都合な点が取り除かれるようにする。
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デジタル信号処理集積回路は、相互接続されてプログラムされる又はプログラム可能なデジタル信号プロセッサ（１０）の配列を含む。コンフィギュレーション可能な多重化回路（１２）は、ＩＯ接続（１１ａ，ｂ）と、少なくとも複数のデジタル信号プロセッサ（１０）のＩＯポートとの間に置かれる。前記多重化回路（１２）は、コンフィギュレーションデータの制御下でコンフィギュレーションされ、その結果、前記多重化回路（１２）は、ＩＯ接続部にアクセスすることの効果を、前記コンフィギュレーションデータにより選択されたそれぞれの複数のデジタル信号プロセッサ（１０）の１以上のプロセッサのＩＯポートからのＩＯ信号のみに与える。好ましくは、それぞれのデジタル信号プロセッサ（１０）は、他のデジタル信号処理回路とは別に複数の多重化回路（１２）に共通して結合された自身のＩＯポートを持つ。好ましくは、多重化回路（１２）は、周辺回路に対する制御信号値を、それぞれのデジタル信号プロセッサ（１０）のそれぞれ異なるものからの独立してコンフィギュレーション可能なＩＯ信号値に関連付けるように構成される。
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