【課題】送信すべきデータの抜けの発生を軽減し、受信側における処理負荷を軽減するようにした電子制御ユニットを提供する。
【解決手段】センサ５から出力されたパルス信号を回転数算出部２１が計数してエンジン回転数を算出し、変化率・更新間隔算出部２２がそのエンジン回転数の変化率および更新間隔を算出する。送信周期変更部２３は、エンジン回転数の変化率に応じてＣＡＮバスに送信するデータの送信タイミングを可変し、変化率が小さいときは短い周期、変化率が大きいときは長い周期による定期送信にする。送信周期変更部２３は、また、変化率が大きくて更新間隔が短いとき、変化率が小さくて更新間隔が長いときはイベント送信にする。送信タイミングを変化率に応じて変化させることで、変化率の大きいときの送信データの抜けを低減でき、変化率の小さいときの同一データの送信も低減できる。 （もっと読む）

本発明の実施形態は、一般的に、双方向性クロックを使用するクロッキングアーキテクチャ用のシステム、方法、及び装置に関する。一実施形態では、チップは、基準クロックを受信又は送信するよう静的に構成可能な双方向性クロックポートを含む。一実施形態では、チップは、データを受信する第１のポートと第２のポートを含み、チップは、第２のポートにおける送信器に対して第１のポートで受信したデータの少なくとも一部を中継する。他の実施形態も説明し請求項に記載する。 （もっと読む）

【課題】スケーラビリティが高い等の特徴を有するPCI Express規格の高速シリアルバスを有効に活用することにより、ライン同期転送のタイミング制約があっても、高速な画像データ出力や同時転送を可能にする。
【解決手段】高速シリアルバスによるライン同期転送のタイミング制約のある画像データについては、画像データ転送用のライン同期信号とは別にリクエスト専用同期信号を用いるようにして、リクエスト専用同期信号により要求コマンドの発行を行うようにした。これにより、画像データ転送用のライン同期信号のライン有効期間内における要求コマンドの受信について遅延余裕度が大きくなるので、経路遅延の影響のばらつきに強くなり、拡張性が向上することにより、ライン同期転送のタイミング制約があっても、リソースを無駄にすることなく、高速な画像データ出力や同時転送を行うことができる。 （もっと読む）

本発明の好適例は、内蔵メモリー(42)、メモリー(42)に動作的に結合された波形制御回路(44)、いくつかの端子(52)、及びプログラマブル・プロセッサ(30)を含むマイクロコントローラ(24)である。プロセッサ(30)は、第１命令シーケンスの実行に応答して、波形ビットパターンを所望の伝送タイミングと共にメモリー(42)に記憶する。波形制御回路(42)はプロセッサ(30)に応答して、メモリー(42)に記憶された波形ビットパターンの、端子(52)を通した上記タイミングに従う伝送を制御し、その間にプロセッサ(30)は異なる処理用の第２命令シーケンスを実行する。
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【課題】 障害によってもたらされる遅延を補償し，通信ないし通信マトリクスの時間的シーケンスのより大きい長時間精度を達成する
【解決手段】バスシステムによって接続されている，少なくとも２つの加入者間でメッセージ内のデータを交換する方法であって，データを交換する場合に，少なくとも１つのベースサイクルの最後に可変長のポーズ時間が設けられており，ポーズ時間によってベースサイクルの開始の時間的変化がポーズ時間の長さの適応により補正されることを特徴とする，少なくとも２つの加入者間でメッセージ内のデータを交換する方法。
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【課題】マルチプレクサが接続されるデータ入力部を有するレジスタ素子を備えたメモリ装置を提示する。
【解決手段】マルチプレクサ９は、バッファ記憶装置８に接続される。メモリ装置は、マルチプレクサ９の制御入力部９２に接続された制御出力部を有する同期回路を含む。同期回路のクロック信号出力部６２１は、レジスタ素子２０のクロック入力部ＣＬＫに接続される。同期回路はクロック信号を生成し、状態入力部３の信号用の時間プロファイルと、第２クロック入力部４の信号とに基づく該クロック信号を、クロック信号出力部６２１に出力するように、設計される。レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。 （もっと読む）

【課題】簡略なインターフェイスにより、マイクロコンピュータに内蔵されるフラッシュメモリの書換え処理時間を短縮する。
【解決手段】マイクロコンピュータ１０１に接続された書換え装置１１３からデータを受け取るシリアル通信部１０３と、シリアル通信部１０３が受け取ったデータを格納するＲＡＭ１０４と、ＲＡＭ１０４から転送されるデータにより内容が更新されるバッファメモリ１０５とを備え、バッファメモリ１０５に格納されたデータを用いてフラッシュメモリ１０２の書換えを実行し、フラッシュメモリ１０２の書換え実行中でないときにのみバッファメモリ１０５の内容を更新するように制御することで、シリアル通信とフラッシュメモリ書換えを並列に処理する。 （もっと読む）

【課題】複数のプロセッサの共有データの同期化処理は複雑でエラーも多い。
【解決手段】マルチプロセッサシステムにおいて同期化のスキームを提供する。具体的には、プロセッサはバッファ同期化コントローラ８００を含む。バッファ同期化コントローラ８００は、ＤＲＡＭ２１４における共有データに対する、サブ処理ユニット２０８のアクセスを許可または拒否するように動作する。そしてあるサブ処理ユニット２０８がＤＲＡＭ２１４に対して書き込みまたは読み出しを要求する場合は、バッファ同期化コントローラ８００が管理する共有パラメータデータを参照するようにする。 （もっと読む）

【課題】
タイマを必要とせずに、外部からのタイミング信号に同期して所定量単位で音声データを送信する。
【解決手段】
マイコン３６は、外部タイミング信号に応じて、音声メモリ２２の記憶データ量がアンダーフローに対応する第１の閾値より小さいか、オーバーフローに対応する第２の閾値より大きいか、第１の閾値と第２の閾値の間にあるかを判定し、また、実質的な無音部分か否かを判定する。音声メモリ２２の記憶データが第１の閾値より少なく、且つ、無音である場合に、マイコン３６は、音声メモリ２２から当該所定量より少ない音声データを読み出し、所定量に不足するデータを補充して、ＵＳＢ３４に供給する。音声メモリ２２の記憶データが第２の閾値より多く、且つ無音である場合に、音声メモリ２２から所定量より多い音声データを読み出し、その内の当該所定量の音声データをＵＳＢ３４に供給する。 （もっと読む）

【課題】本発明は、ＳＤＩＯインターフェースを備えたシステムにおいて、システム外から入力される音声データをリアルタイムに再生できる同期型データ転送システム、この同期型データ転送システムに用いられるＳＤＩＯ規格に準拠したモジュール、ＳＤＩＯホストコントローラ及びこのＳＤＩＯホストコントローラを用いた電子機器を提供することを目的としている。
【解決手段】同期型データ受信部１に入力された音声データを第１、第２のクロック生成部６，１３からそれぞれ発せられる第１、第２のクロックの一致した周期に従ってインターフェース７，１０を介して音声ＣＯＤＥＣ部１１に同期転送する構成とした。 （もっと読む）

【課題】前段のデータ保持回路から後段のデータ保持回路へデータを効率よく受け渡す。
【解決手段】基準クロックの変化に応じて入力データを保持するとともに出力する第１データ保持回路と、基準クロックを所定分周した分周クロックの変化に応じて、第１データ保持回路からの出力データを保持するとともに出力する第２データ保持回路との間のデータの受け渡しに用いるデータ受渡回路であって、基準クロックと分周クロックが一方から他方のレベルへ同時変化するタイミングを含む、分周クロックの１周期より短い期間、何れか一方のレベルとなる同期信号を発生する同期信号発生部と、基準クロックが一方から他方のレベルへ変化するタイミングで、同期信号が何れか一方のレベルとなっている場合、分周クロックが基準クロックとともに一方から他方のレベルへ変化したものと判別する判別部と、を備え、判別部の判別結果に基づいて、データの受け渡しが行われる。 （もっと読む）

高速通信インターフェースによりＮバス線を有するパラレルバスを管理する。Ｎ＋１本の通信線が確立される。Ｎ＋１本の通信線の１本に対して点検動作を実行する一方、Ｎ＋１本の通信線のＮ本はＮ線バスからのデータに利用できる。動作が完了した後で、点検動作が実行された通信線を変更することにより、Ｎ＋１本の通信線のうちＮ本による通信を妨げることなく、Ｎ＋１本の通信線全てが周期的に点検される。
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