【課題】バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供する。
【解決手段】バーティカル型のバイポーラトランジスタ１０は、シリコン基板１に形成されたＰ型のベース領域１３と、シリコン基板１に形成されてベース領域１３に接するエミッタ領域１５と、シリコン基板１の表面であってベース領域１３とエミッタ領域１５との境界部２１上に形成されたシリコン酸化膜１７と、シリコン酸化膜１７上に形成されたポリシリコンパターン１９と、を有する。シリコン酸化膜１７とシリコン基板１との界面に塩素が１×１０^１７ｃｍ^−３以上の濃度で存在する。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】電流利得や電流利得遮断周波数などの他の素子性能を劣化させることなく、ヘテロ接合バイポーラトランジスタのオン電圧が効果的に低減できるようにする。
【解決手段】基板１０１の上に、サブコレクタ層１０２、コレクタ層１０３、ベース層１０４、第１エミッタ層１０５、第２エミッタ層１０６、および、キャップ層１０７が順次積層されており、第２エミッタ層１０６は、第１エミッタ層１０５に対してウェットエッチング法により選択的に除去される半導体材料によって形成され、かつ、第２エミッタ層１０６を構成する半導体が不純物添加によって縮退している。加えて、このＨＢＴの第１エミッタ層１０５は、ベース層１０４の側に配置されて不純物が添加された第１半導体層１５１と、第２エミッタ層１０６の側に第１半導体層１５１に接して配置されて不純物が無添加の第２半導体層１５２とから構成されている。 （もっと読む）

【課題】半導体層の不純物濃度およびプロファイルを正確に制御することを可能とする不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、それを用いた半導体装置の製造方法を提供する。
【解決手段】基板１０と、前記基板１０の主面上に設けられた半導体層１２，１７であって、前記主面上において互いに面積の異なる複数の第１領域１７ａ，１７ｂに形成された第１の部分と、前記主面上で前記第１領域１７ａ，１７ｂを取り囲む第２領域１７ｃに形成され前記第１の部分とは異なる構造を有する第２の部分と、を有する半導体層１２，１７と、を有するウェーハを用いる。そして、前記半導体層のうちの複数の前記第１の部分の表面から深さ方向の不純物濃度プロファイルを測定し、前記第１の部分の面積に依存する前記不純物濃度プロファイルの変化を求める。 （もっと読む）

【課題】本発明の実施形態は、ベース層の幅を狭く形成しエミッタ層の不純物濃度を高くした低雑音特性を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】一実施形態に係る半導体装置の製造方法は、第１導電型の第１半導体層の上に第２導電型の第２半導体層を成長する半導体装置の製造方法であって、前記第１半導体層の表面を常圧よりも低い圧力の還元性雰囲気に曝して熱処理する工程（Ｓ０２〜Ｓ０４）と、前記第１半導体層の表面上に、前記第２半導体層を常圧の雰囲気でエピタキシャル成長する工程（Ｓ０５〜Ｓ０７）と、を備えたことを特徴とする。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 （もっと読む）

【課題】半導体装置の特性を向上できると共に、製造コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に順次積層されたコレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａと、コレクタ層２Ａの側面上に設けられ、コレクタ層に対して歪み応力を与える第１ストレスソース膜１５Ａと、ベース層３Ａの側面上に設けられ、ベース層３Ａに対して歪み応力を与える第２ストレスソース膜１７と、を具備し、第１ストレスソース膜１５Ａ上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、第２ストレスソース膜１７は、ベース層３Ａの側面と第１ストレスソース膜１５Ａの側面との間に設けられる。 （もっと読む）

【解決手段】ベースコンタクト接続部（１２）、エミッタ部（４、５）及びコレクタ部がｎ層（３）上に配置され、当該ｎ層は、更なるｎｐｎバイポーラトランジスタために用いることができる。当該コレクタ部はエミッタ部に対して側方に配置され、当該エミッタ部及びコレクタ部の少なくとも一方は、当該ｎ層の表面領域上でショットキーコンタクト（１４）を備える。 （もっと読む）

【課題】本願発明は、単結晶エミッタと単結晶エミッタ引き出し層における結晶性の向上を実現する半導体装置とその製造方法を提供する。
【解決手段】本願発明の半導体装置は、ベース上に設けた高濃度ｐ型単結晶ＳｉＧｅ層の表面が露出した開口部を有する絶縁膜の開口部において、底部の方を底部以外よりも広い開口幅とすることにより側壁に溝部を形成し、エミッタとなる高濃度ｎ型単結晶Ｓｉ層のファセット面の少なくとも一部を溝部の内側に設けている。これによって、エミッタとなる高濃度ｎ型単結晶Ｓｉ層のファセット面よりも成長方向の表面と主に接続させたエミッタ引き出し層となる高濃度ｎ型単結晶Ｓｉ層を形成している。 （もっと読む）

【課題】バイポーラトランジスタおよびその製造方法に関し、エミッタ・ベース接合部における正孔に対する価電子帯端のエネルギー障壁を大きくするとともに、欠陥の少ないエミッタ・ベース接合部を形成してベース電流の再結合電流成分を抑えることで、電流増幅率を大きくすることができる。
【解決手段】Ｓｉ元素からなるコレクタ層と、Ｓｉ，Ｇｅ，Ｃの元素から成るベース層と、Ｓｉ，Ｃの元素から成るＳｉＣｘ（ｘはＣの元素の組成比）を含むエミッタ層を備え、前記エミッタ層と前記ベース層との界面で、前記エミッタ層のＳｉＣｘはｘ＝０であり、前記エミッタ層と前記ベース層との界面から前記エミッタ層に向かう方向に、前記エミッタ層のＳｉＣｘのｘの値が増加することを特徴とする。 （もっと読む）

【課題】安価に製造することができ、そこに形成される各種半導体素子の特性を阻害することなく高集積化できる貼り合わせ基板の製造方法および貼り合わせ基板を提供する。
【解決手段】ＳＯＩ層１ａとなる第１基板１１ａの一方の第１面１Ｓ側に、埋め込み絶縁分離トレンチＴを形成する、埋め込み絶縁分離トレンチ形成工程と、第１面１Ｓ側に、埋め込み拡散層１ｂ，１ｃとなる不純物層１ｉｂ，１ｉｃを形成する、不純物層形成工程と、第１基板１１ａにおける第１面１Ｓ側を支持基板２となる第２基板１１ｂに対向するようにして積層し、第１基板１１ａと第２基板１１ｂを互いに貼り合わせる、基板貼り合わせ工程と、貼り合わされた第１基板１１ａのもう一方の第２面２Ｓ側を研磨して、埋め込み絶縁分離トレンチＴを基板表面に露出し、ＳＯＩ層１ａとする基板研磨工程とを有する貼り合わせ基板１１の製造方法とする。 （もっと読む）

【課題】ワイドギャップバイポーラ半導体素子を高信頼性かつ低損失で駆動でき、可制御電流を大きくできる電力変換装置を提供する。
【解決手段】この電力変換装置では、ＳｉＣ−ＧＴＯサイリスタ１の稼動に先立ち、温度上昇用ｎ型ＭＯＳＦＥＴ１１のゲート１３に信号を印可してオンさせ、電源１４ → アノード端子２ → ゲート端子４ → 抵抗１２ → 温度上昇用ｎ型ＭＯＳＦＥＴ１１ → 電源１４の経路で温度上昇用電流(加熱電流)として約４０Ａの電流を流す。上記温度上昇用電流により、ＳｉＣ−ＧＴＯサイリスタ１の温度を上昇させる。これにより、サイリスタ１の稼動により積層欠陥が増大したとしても、オン電圧の増大や最小ゲート点弧電流の増大、ターンオン時間の増大およびオフ時の電流の不均衡の増大などの劣化現象を抑制できる。 （もっと読む）

【課題】バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。
【解決手段】ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。 （もっと読む）

【課題】ベース抵抗が小さく、最大発振周波数などの高周波特性が優れ、低雑音なバイポーラトランジスタおよびその製造方法を提供する。
【解決手段】Ｓｉコレクタ層３ａ上に、ＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５が形成され、Ｓｉキャップ層５上にエミッタ引き出し電極７が形成され、エミッタ引き出し電極７およびそのサイドウォール直下を除いたＳｉＧｅスペーサ層４ａ、傾斜ＳｉＧｅベース層４ｂ、Ｓｉキャップ層５にボロン注入でベース引き出し電極１１が形成され、リンをＳｉキャップ層５中に拡散してエミッタ拡散層５ａが形成され、ボロンをＳｉコレクタ層３ａ中に拡散して外部ベース拡散層１ｃが形成され、エミッタ拡散層５ａの直下の真性ベース領域Ｂint に対して、ベース引き出し電極１１と外部ベース拡散層１ｃで構成される外部ベース注入領域Ｂexを自己整合的に形成し、ベースリンク領域を削除し、ベース抵抗を低減できる。 （もっと読む）

【課題】熱暴走対策としてエミッタバラスト方式を採用するＲＦ信号増幅用のパワーバイポーラトランジスタ（ＨＢＴ）を採用したＲＦ電力増幅器全体の電力利得と電力効率とを改善すること。
【解決手段】ひとつのパワー素子を構成する複数のユニット・トランジスタには、ぞれぞれエミッタバラスト抵抗が接続されている。その結果、複数のユニット・トランジスタの複数のベースには、１個の結合容量ＣによりＲＦ入力信号を共通に供給できる。ＲＦ入力信号が供給される１個の結合容量Ｃの一方の電極プレート１００の配線幅Ｗを、複数のベースへの信号注入配線領域２０４＿１、２０４＿２…２０４＿Ｎの配線幅ｗより大きくする。複数のコレクタ増幅出力信号の間での位相差が小さくなる。 （もっと読む）

【課題】 良好な歪特性を得るためには電流容量の増大が必要である。従来では高周波半導体装置において櫛状パターンのエミッタ領域の数を増加させることにより電流容量を増大させていた。そのためエミッタ領域およびベース領域の増大に伴い電力利得および雑音指数特性が悪くなる問題があった。
【解決手段】 エミッタ領域を複数の島状に形成し、エミッタ領域の周囲にコンタクトする格子状のベース領域を設ける。エミッタ領域の短辺の長さを、エミッタ総周囲長が飽和値となり、且つエミッタ総面積をできるだけ小さくなるように設定する。これにより、ベース領域の面積が櫛状パターンと同じ場合と比較してエミッタ領域の面積増加をわずかに抑え、エミッタ領域の総周辺長を増加させることができる。従って良好な高周波特性を保ちつつ電流容量を増大させることができ、結果として良好な歪特性を得ることができる。 （もっと読む）

【課題】 サブコレクタ層のドーピング濃度および厚みを殆ど変えることなく、サブコレクタ層のシート抵抗を下げ、コレクタ抵抗を低減し、オン抵抗が小さく且つ雑音の少ないヘテロ接合バイポーラトランジスタを提供することを目的とする。
【解決手段】 サブコレクタ層をヘテロ接合を利用した量子井戸構造とすることにより、サブコレクタ層中に移動度の高い２次元電子ガスを発生させ、コレクタ電流としてこの２次元電子ガスを用いることにより、サブコレクタ層のシート抵抗を低減させオン抵抗を低減することができる。また、コレクタ電流として、２次元電子ガスを用いることで熱雑音の発生が抑えられ、雑音特性に優れたヘテロ接合バイポーラトランジスタを提供することができる。 （もっと読む）

【課題】 バイポーラトランジスタの製造方法において、高調波歪みを増加させることなく、ベース・コレクタ耐圧を増加させる。
【解決手段】 バイポーラトランジスタの製造方法は、エミッタ領域の下部のコレクタ領域にＳＩＣ層を有するバイポーラトランジスタの製造方法であって、中央部における不純物濃度よりも４つのコーナー部における不純物濃度が低いＳＩＣ層を形成する工程を含む。 （もっと読む）

複数の短エミッタからなる構造は、共通のＤＴＩ領域及びベースポリの単一巨大片を共有する。これにより、ベース電流が、２方向のみとは対照的に、４方向（例えば２次元）に流れることができる。これにより、より優れたＮＰＮトランジスタＲＦ性能及び高周波ノイズ性能に不可欠なトランジスタのベース抵抗の顕著な低減がなされる。
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