【課題】 ベース・コレクタ間容量及びベースコンタクト抵抗を共に減少させて、高周波特性等の特性の向上を図ることができる、ヘテロ接合型半導体装置及びその製造方法を提供すること。
【解決手段】少なくともコレクタ層３とベース層４とエミッタ層５とからなる積層体を有するヘテロ接合型バイポーラトランジスタ２４ａであって、エミッタキャップ層６、エミッタ層５及びコレクタ層３がアンダーカット形状をなし、各アンダーカット部に有機絶縁膜９Ａ、９Ｂが充填されていると共に、エミッタ電極７に対して自己整合的に形成されたベース層４の側面から上面の一部にかけてベース電極１２が全方向蒸着後のリフトオフによって形成されている、ヘテロ接合型バイポーラトランジスタ２４ａ。 （もっと読む）

【課題】高性能な半導体装置及びその製造方法並びに表示装置を提供する。
【解決手段】半導体装置１は、絶縁性基板４と、その上に設けられた縦型バイポーラ構造の単結晶シリコン薄膜トランジスタ５と、を備え、その単結晶シリコン薄膜トランジスタ５は、最上層のコレクタ１５、中間層のベース１６及び最下層のエミッタ１７により積層構造が構成された素子部１０と、素子部１０のコレクタ１５よりも上層側に設けられてコレクタ１５に電気的に接続されたコレクタ電極１１と、エミッタ１７よりも下層側に設けられてエミッタ１７に電気的に接続されたエミッタ電極１３と、を有する。 （もっと読む）

【課題】 チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することを目的とする。
【解決手段】 外部ベース領域下のコレクタ領域にイオン注入を行い、その上部の外部ベース領域上に容量膜１１０を設けることにより、入力された高周波の入力信号は、容量膜１１０を通って真性ベース領域に到達し、ベース電極に入力された直流電流は外部ベース領域を通って真性ベース領域に到達するため、チップ面積の増加や高周波特性の劣化を抑制しながら、熱安定性を向上させ、耐破壊性を向上することができる。 （もっと読む）

【課題】 ベース抵抗とコレクタ抵抗が低く、優れた高周波特性が得られる、エピタキシャル成長を用いたシンプルな構造の半導体装置及びその製造方法を提供する。
【解決手段】 ｐ型半導体基板１上にコレクタ領域となるｎ型不純物埋込み領域２と、ｎ型エピタキシャル層３と、絶縁膜を用いた素子分離領域４を形成する。ｎ型エピタキシャル層３と素子分離領域４の上にＳｉ層とＳｉＧｅ層をエピタキシャル成長により形成する。ここで、ｎ型エピタキシャル層３上には、コレクタ領域となるｎ型不純物をドーピングしたｎ型Ｓｉバッファ層（単結晶領域）６と、ベース領域となるｐ型不純物をドーピングしたｐ型ＳｉＧｅ層／ｐ型Ｓｉ層（単結晶領域）８とが積層されている。ｎ型Ｓｉバッファ層６は非選択エピタキシャル成長時にリンを一定にドーピングすることによって形成される。 （もっと読む）

【課題】高周波増幅回路に悪影響を与えること無く、バイポーラトランジスタの熱暴走を防止することが可能なバイポーラトランジスタおよび高周波増幅回路の提供を目的とする。
【解決手段】直流バイアスが供給される直流バイアス（ＤＣ）端子３と、ＤＣ端子３に接続されたＤＣ用ベース電極６と、高周波信号が供給される高周波電力（ＲＦ）端子４と、ＲＦ端子４に接続されたＲＦ用ベース電極７と、ＤＣ用ベース電極６とＲＦ用ベース電極７とに接続されているベース層８とを有する。 （もっと読む）

【課題】 良好な高周波信号の分離特性を有する半導体装置を提供する。
【解決手段】 半導体素子がそれぞれ形成された複数の素子領域１と、２つの素子領域１を分離する素子分離領域２とを備え、素子領域１及び素子分離領域２は、半導体基板３の表面側に形成され、素子分離領域２は、電位が固定された金属層５と、半導体基板３の表面から深さ方向に延び、金属層５を覆う絶縁層６とを有し、金属層５は、深さ方向に向けて絶縁層６から突出している。 （もっと読む）

【課題】 高周波領域に於ける半導体装置の特性を向上させる。
【解決手段】 本発明の半導体装置２０Ａは、半導体基板２５の表面に活性領域２１と接続されたエミッタパッド電極２３Ｅ、コレクタパッド電極２３Ｃおよびベースパッド電極２３Ｂが形成されている。更に、半導体基板２５の裏面には、裏面電極２６が形成されている。更に、接地電位と接続されるエミッタパッド電極２３Ｅは、半導体基板２５を厚み方向に貫通する貫通電極２４Ａを介して、裏面電極２６と接続されている。 （もっと読む）

本発明は、標準的な浅いトレンチ分離作製方法を適用してバイポーラートランジスターを作製するための方法を提供するものであり、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２９）又は横型バイポーラートランジスター（４９）と、第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成する。更に本作製方法は、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２７）、第三トレンチの中に横型バイポーラートランジスター（４９）、及び第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成することもある。
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本発明は、フォトリソグラフィ技術を適用することなく、ベース領域（７）に自己整合で形成されるベース接続領域（２３）を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域（３１）及びエミッタ領域（２９）が、フォトリソグラフィ技術を適用することなく、同時に形成され、ベース接続領域に自己整合される。
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【課題】チップサイズパッケージの半導体装置においては、半導体基板６０がスリット孔８０で分離される構造のために樹脂層７８で同一平面に支持固定される必要があるが、絶縁膜７４と接着しかつ均一の厚みであるので、まだ十分な強度を得られていない実用上の大きな問題点があった。
【解決手段】本発明の半導体装置は、第１の領域１２および第２の領域１３、１４を有する半導体基板と、第１の領域１２と第２の領域１３、１４を分離するダイシング溝３０と、ダイシング溝３０に隣接する半導体基板１０の第１の領域１２および第２の領域１３、１４表面に設け半導体基板１０を露出する段差部分３１と、段差部分３１を含み半導体基板の第１の領域１２および第２の領域１３、１４の表面に半導体基板１０を一体に支持する樹脂層３４とを備え、段差部分３１と樹脂層３４の密着度を向上させている。 （もっと読む）

本発明は、バイポーラ・トランジスタであって、第１の導電型（ｎ）のコレクタ領域（２５，２５ａ）と、コレクタ領域（２５，２５ａ）に、コレクタ領域（２５，２５ａ）の第１の面上で電気的に接続される第１の導電型（ｎ^＋）のサブコレクタ領域（１０；１０ａ，１０ｂ）と、コレクタ領域（２５，２５ａ）の第２の面上に設けられる第２の導電型（ｐ）のベース領域（３０）と、ベース領域（３０）の上方に、コレクタ領域（２５，２５ａ）とは反対側の面上に設けられる第１の導電型（ｎ^＋）のエミッタ領域（５０）と、第１の面でコレクタ領域（２５，２５ａ）の隣に設けられるカーボンがドープされた半導体領域（１０；１０ａ；２４，２４ａ）と、を備えるバイポーラ・トランジスタに関する。
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【課題】 雑音特性を劣化を抑制して高周波特性の向上を可能とする半導体装置を提供する。
【解決手段】 基体層２３、基体層２３上の基体層２３より幅の狭い中間層２２、及び中間層２２上の中間層２２より幅の狭い頭部２１を備える第１導電型（ｎ型）のコレクタ領域２と、頭部２１の上面に配置された第２導電型（ｐ型）のベース領域３と、ベース領域３の上部の一部に配置された第１導電型（ｎ型）のエミッタ領域４と、基体層２３の上面から頭部２１の側面まで達する絶縁領域５と、絶縁領域５の上面にベース領域３の側面と接して配置されたベース電極６とを備える。 （もっと読む）

【課題】 ヘテロ接合型バイポーラトランジスタにおいて、ベース面積ないしはベース・コレクタメサ面積の縮小化を図って高速性を高めることができるようにする。
【解決手段】 ベースメサないしはベース・コレクタメサ４の上面に、ベース電極とエミッタメサとが平面的に配置形成されて、エミッタメサ７上のエミッタ電極８の周縁部８ｅとベースメサないしはベース・コレクタメサ４の周縁部４ｅを自己整合する構成とする。 （もっと読む）

【課題】 コレクタ電流比の精度を高めることができるマルチコレクタ型ラテラルＰＮＰトランジスタを提供すること。
【解決手段】 層状に設けられたベース領域３と、ベース領域３の表面に閉領域をなすパターンで形成されたエミッタ領域５とを備える。ベース領域３の表面のうちエミッタ領域５から離間した位置に、エミッタ領域５に対して対称なパターンで互いに離間して形成された少なくとも一対のコレクタ領域６Ａ，６Ｂを備える。各領域３，５，６Ａ，６Ｂを覆う絶縁膜を備える。その絶縁膜は少なくともエミッタ領域５に対応した位置にエミッタ電極配線接続用のコンタクト窓１９を有する。そのコンタクト窓１９のパターン寸法Ｗ２は、エミッタ領域５のパターン寸法Ｗ１に対して１／２以下である。 （もっと読む）

【課題】エミッタ端子及びベース端子が同一な高さを有する高速バイポーラトランジスタを提供する。
【解決手段】高速バイポーラトランジスタは、ベースのためのシリコン−ゲルマニウム膜（２５ａ）をコレクタのための半導体膜（１９）上に形成し、エミッタ端子及びコレクタ端子のための接触窓を有する層間絶縁膜（２７）（２９）を形成し開口する。ポリシリコンを蒸着した後ベース、エミッタ接触窓（３５ｂ）（３５ａ）内にポリシリコンを充填し、イオン注入熱処理工程により、エミッタ拡散部（３６）を形成する。その後、平坦化処理により、同一高さをもつポリシリコンエミッタ端子及びポリシリコンベース端子を形成する。更に、エミッタ及びベース接触窓と、金属配線との間に安定的なシリサイド膜を形成でき、低抵抗なエミッタ、ベース接触窓を持つバイポーラトランジスタを形成できる。 （もっと読む）

【課題】 半導体層間の接合の端面におけるリーク電流を抑え、かつ、水分の侵入や放熱不足の問題を解消できるパッシベーション膜を備えたヘテロ接合半導体装置及びその製造方法を提供すること。
【解決手段】 半絶縁性基板１の上にメサ構造に加工した半導体層２〜６を形成する。エミッタメサおよびベース・コレクタメサの端部に凹部１１および１２を形成し、これらの凹部にそれぞれ絶縁性有機膜１３および１４を形成して、エミッタ層５の端面とベース層４との界面、およびベース層４とコレクタ層３との界面を絶縁性有機膜で被覆する。さらに、半導体層２〜６を被覆する緻密な無機パッシベーション膜１５を、例えばプラズマＣＶＤ法による窒化シリコン膜によって形成し、開口部に電極７〜９を形成する。ＨＢＴ１０では、接合の端面が絶縁性有機膜１３および１４によって被覆されているので、接合部にプラズマダメージが生じることはない。 （もっと読む）

【課題】縦構造のバイポーラトランジスタを用い、コレクタの電極取り出しを基板の裏面側で行うことで、バイポーラトランジスタのデバイス面積を縮小化するとともに高速動作化を可能とする。
【解決手段】バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一基板１０に搭載した半導体集積回路装置１であって、バイポーラトランジスタ１００は、エミッタ層１２０、ベース層１１０、コレクタ層１３０が基板１０主面に対して垂直方向に配列されたものからなり、ベース層１１０に接続されるベース取り出し電極１１１が基板１０の主面側に設けられ、エミッタ層１２０に接続されるエミッタ取り出し電極１２１が基板１０の主面側に設けられ、コレクタ層１３０に接続されるコレクタ取り出し電極１３１が基板１０の主面とは反対の裏面側に設けられたものである。 （もっと読む）

【課題】 半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】 複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。 （もっと読む）

【課題】 本願発明は、コレクタトップ型ＨＢＴにおいて、外部ベース直下のエミッタ層の狭窄化とベース・エミッタ接合容量の低減化を微量なサイドエッチ量で実現し、エミッタトップ型ＨＢＴにおいては、ベース・コレクタ接合容量の低減化を実現することの出来るＨＢＴを提供することにある。
【解決手段】 コレクタトップ型ＨＢＴの場合、コレクタ側壁周辺の窓構造を利用して外部ベース層直下エミッタ層あるいはエミッタコンタクト層のエッチングを行い、エミッタトップ型のＨＢＴの場合、エミッタ側壁周辺の窓構造を利用して外部ベース直下コレクタ層あるいはコレクタコンタクト層のエッチングを行なう。両ＨＢＴ共に、外部ベース層は柱構造で支持され機械的強度が確保されている。 （もっと読む）

【課題】 マイクロ波集積回路において、能動素子入力部に配置されるノイズ信号カット用容量素子は、容量素子形成に必要な配線等の部品も含め、大きな面積を必要とし、チップサイズ小型化阻害の要因となっている。又、半導体能動素子、特に電界効果トランジスタにおいては、メサ型素子分離の際、メサ段差部分におけるゲート金属の段切れ、ゲート金属と能動層との接触による特性劣化が問題となっている。
【解決手段】 本発明では、チップ裏面に形成される容量素子において、半導体デバイスの１端子の直下に容量素子の２電極のいずれか一方を接続した構造および、半導体デバイスの１端子の直下に容量素子を作製する。又、半導体表面の平面上にゲート金属を被着し、その後裏面から半導体基板およびトランジスタ能動領域以外の能動層を除去する。 （もっと読む）