【課題】製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、シリコン基板１１の電界効果型トランジスタが形成される領域Ｂ上にゲート電極を形成する工程と、シリコン基板１１のバイポーラトランジスタが形成される領域Ａ上にバイポーラトランジスタを構成するＳｉＧｅからなるエピタキシャル層１９ａを形成する工程と、エピタキシャル層１９ａの形成時にゲート電極の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程と、その後、ゲート電極の側方を覆うサイドウォール絶縁膜と、エミッタ電極２５の側方を覆うサイドウォール絶縁膜とを形成する工程とを備える。 （もっと読む）

【課題】電流利得、高周波特性が良好であり、かつ微細化することができるようにする。
【解決手段】基板１上に、コレクタ層３、ベース層４、エミッタ層およびキャップ層９を順次積層する。エミッタ層が、ベース層４に接したバリア層１４とキャップ層９に接したキャリア供給層１３との積層構造から形成されている。バリア層１４のバンドギャップが、キャリア供給層１３のバンドギャップよりも大きく、バリア層１４とキャリア供給層１３とが、タイプＩ型のヘテロ接合を形成している。キャリア供給層１３を構成する半導体が、不純物添加によって縮退している。 （もっと読む）

【課題】半導体装置の消費電力が増加してしまうのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーＭＯＳＦＥＴ１００（半導体装置）は、シリコン基板１に形成され、不純物が導入された埋込ドレイン層２と、埋込ドレイン層２に到達するようにシリコン基板１に形成されるとともに、その内側面に絶縁膜１２が形成された溝部１１と、溝部１１の下端部からさらに下方に突出するように形成された溝部１３と、溝部１１および溝部１３に埋め込まれた導電性部材１４とを備えている。また、埋込ドレイン層２と導電性部材１４とが接している。 （もっと読む）

【課題】バイポーラトランジスタの所望の特性が出なくなるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、バイポーラトランジスタ１と、素子分離絶縁膜１７および素子分離絶縁膜１６と、ベース・コレクタ間分離絶縁膜１８とを備えている。また、ベース・コレクタ間分離絶縁膜１８と素子分離絶縁膜１６との間に埋込コレクタ領域１２のリーチスルー領域１２ａが配置されており、ベース電極２０および２１は、それぞれ、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７に乗り上げるように配置されており、素子分離絶縁膜１７のベース電極２０が乗り上げている部分およびベース・コレクタ間分離絶縁膜１８のベース電極２１が乗り上げている部分の厚みは、バイポーラトランジスタ１が形成される領域以外の領域に形成される素子分離絶縁膜１６の厚みよりも大きい。
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【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】Ａｕの拡散を抑制して、電流利得が突然劣化するのを防止する。
【解決手段】基板１上にサブコレクタ層２を形成し、サブコレクタ層２上にコレクタ層３を形成し、コレクタ層３上にベース層４を形成し、ベース層４上にエミッタ層５を形成し、エミッタ層５上にエミッタコンタクト層６を形成し、エミッタコンタクト層６上にＴｉからなるコンタクト用金属層７を形成し、コンタクト用金属層７上にＷからなるＡｕ拡散防止用のバリアメタル層８を形成し、バリアメタル層８上にＴｉ／Ｐｔ／Ａｕ／Ｐｔ／Ｔｉからなる低抵抗金属層９を形成し、エミッタ層５、エミッタコンタクト層６およびコンタクト用金属層７、バリアメタル層８、低抵抗金属層９からなるエミッタ電極の側面を覆うシリコン窒化膜１０を形成する。 （もっと読む）

バイポーラ接合トランジスタが、第１の導電型を有するコレクタと、このコレクタ上の、第１の導電型を有するドリフト層と、このドリフト層上の、第１の導電型と反対の第２の導電型を有するベース層と、このベース層上の、低濃度でドープされ第１の導電型を有しベース層とｐ−ｎ接合部を形成するバッファ層と、このバッファ層上の第１の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第１の厚さは、メサ段差外側のバッファ層の第２の厚さよりも厚い。
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【課題】集積回路チップと実装基板との接続の容易性や、放熱性の良好さを維持したままで、各単位セル動作の均一性を確保し、出力段トランジスタの総合的な動作特性を改善する。
【解決手段】
コレクタ電極配線１０１は、平行する２つの単位セル列用コレクタ電極配線１，２が、その一方の端部で、出力用配線３によって接続されてなり、この出力端とされる一方、単位セル列用コレクタ電極配線１，２の他方の端部は、セル列間接続配線４により相互に接続されたものとなっており、これによって、各単位セルの動作の均一性の改善がなされるものとなっている。 （もっと読む）

【課題】 高温時のウェーハ反りを抑制し、チッピングや欠けを回避した自己発熱を半導体基板裏面から放熱できる放熱特性改善がされた薄型半導体装置及び製造が容易なその製造方法を提供する。
【解決手段】 複数の素子領域及び当該素子領域を区画する素子分離領域１４を有する半導体基板９と、素子領域に形成された半導体素子とを有する。素子分離領域は、ＤＴＩ(Deep Trench Isolation) 構造であり、その底面は半導体基板９裏面に露出し、その内部は空洞になっている。この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。 （もっと読む）

【課題】コレクタ‐エミッタ間の飽和電圧を大きくすることなく、熱暴走時の破壊に至るまでの時間を長くする。
【解決手段】エミッタ電極パッド３０近傍の領域外では、エミッタ電極パッド３０から遠ざかるに連れて島状のベース層２２の一辺を短くする一方、上記領域内においては、メッシュエミッタ層２３周辺のベース層２２および島状のベース層２２にエミッタ層２３と同じ導電型の拡散層３１を形成し、この拡散層３１の幅をエミッタ電極パッド３０に近づくに連れて広くする。こうして、エミッタ電極パッド３０から遠ざかるに連れて、バラスタ抵抗を含むベース抵抗を小さくする。その結果、エミッタ電極パッド３０に近いユニットトランジスタほどベース電流が小さくなって電流の集中が緩和され、熱暴走による破壊が起こり難くなる。また、従来のベースにバラスタ抵抗を配置したメッシュエミッタトランジスタよりもコレクタ‐エミッタ間飽和電圧が大きくならない。 （もっと読む）

【課題】半導体集積回路装置の高集積化及び低コスト化を可能にする複数のトランジスタセルを含む半導体装置を提供することを第１の目的とし、高密度に集積化された小型の半導体集積回路装置を安価に提供する。
【解決手段】基板上に、それぞれ第１層、ベース層、及び、第２層を順に有し、前記第１層、及び、前記第２層の一方がコレクタ層であり、他方がエミッタ層であるトランジスタセルを複数含み、前記各トランジスタセルの前記第１層に接続される第１電極が、前記第１層に形成されたエッチング溝に形成された半導体装置において、前記エッチング溝は、その長手方向に沿った側面が順メサ面となっており、複数のトランジスタセル間の前記第１電極が、前記各順メサ面に交差するように設けられた、まとめ配線によって接続される半導体装置である。 （もっと読む）

【課題】不純物を拡散させる熱処理を低温化・短時間化し、かつ、良品率を向上させること。
【解決手段】親水性膜１９を成膜するステップと、親水性膜１９の開口部２２により露出する基板表面２５を親水性膜１９とともに薬液で処理するステップと、基板表面２５に隣接するように成膜されたポリシリコン膜３２に注入された不純物をポリシリコン膜３２から基板８に拡散させるステップとを備えている。このとき、半導体装置は、基板表面２５が薬液で処理されることにより、基板８とポリシリコン膜３２との界面に膜が形成されることが防止され、ポリシリコン膜３２から基板８に不純物を拡散させる熱処理を低温化し、または、短時間化することができる。さらに、半導体装置は、薬液で処理されるときに用いられた液体が親水性膜１９の表面に残ることが防止され、ウォーターマークが生成されることが防止され、パターン異常の発生が防止される。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

【課題】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、素子面積を縮小することを目的とする。
【解決手段】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、第二の導電型であるベース電極用高濃度不純物領域と、第一の導電型であるコレクタ電極用高濃度不純物領域とを直接に接触させ、不要な分離領域を形成しないことで素子面積を縮小する。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、第１素子のゲート電極および第２素子の電極部のそれぞれの側面を覆うサイドウォール絶縁膜の幅を異ならせることが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ｂ上にゲート電極２８を形成する工程と、シリコン基板１１の領域Ａにスペーサ絶縁膜４２を、ゲート電極２８の側面および領域Ａを覆うように形成することにより、領域Ａを覆う保護膜と、ゲート電極２８の側面を覆う絶縁膜４２ａを形成する工程と、その後、領域Ａ上にエミッタ電極２５を形成する工程と、ゲート電極２８およびエミッタ電極２５を覆うようにシリコン酸化膜４９を形成する工程と、スペーサ絶縁膜４２およびシリコン酸化膜４９をエッチングすることにより、絶縁膜４２ａを覆う絶縁膜３０ａを形成するとともに、エミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成する工程とを備える。 （もっと読む）

【課題】電流リーク及び寄生抵抗が抑制され、安定した電流利得を実現する半導体装置を提供する。
【解決手段】ｎ型コレクタ層１０２上に、第一の半導体層１１０を成長させつつ、ｐ型多結晶シリコン膜１０６、シリコン窒化膜１０８を含む積層膜からなる庇部の下面に露出したｐ型多結晶シリコン膜１０６の下方に第一の多結晶半導体層１２０を成長させ、その後第一の多結晶半導体層１２０を選択的に除去する。さらに第二の半導体層１１２、１１４、第三の半導体層１１６を成長させつつ、庇部の下面に露出したｐ型多結晶シリコン膜１０６の下方に第二の多結晶半導体層１２２、１２４、第三の多結晶半導体層１２６を、シリコン窒化膜１０８に接触しないように選択的に成長させ、第三の半導体層と、第三の多結晶半導体層を接触させる。 （もっと読む）

【課題】高特性の合併したバイポーラ回路とＣＭＯＳ回路とをＣＭＯＳ処理工程だけのコストで製造する方法および回路を提供する。
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 （もっと読む）

【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。
【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。 （もっと読む）

【課題】バイポーラトランジスタの電極形成時に、ＭＯＳトランジスタを覆う層間絶縁膜上のポリシリコン膜のエッチング残りの発生を低減可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）バイポーラトランジスタ５とＭＯＳトランジスタ６ａ、６ｂとが形成された半導体基板５１を覆うように層間絶縁膜６５を形成する工程と、（ｂ）層間絶縁膜６５を平坦化する工程と、（ｃ）層間絶縁膜６６におけるバイポーラトランジスタ５の電極７０用の開口部６８を形成する工程と、（ｄ）層間絶縁膜６６及び開口部６８を覆うようにポリシリコン膜６９を形成する工程と、（ｅ）層間絶縁膜６６上のポリシリコン膜６９をエッチバックして、開口部６８内に電極７０を形成する工程とを具備する。 （もっと読む）

【課題】コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性ＧａＡｓ基板１０１の第１領域上に形成されたＨＢＴと、半絶縁性ＧａＡｓ基板１０１の第２領域上に形成されたＨＦＥＴとを備え、ＨＢＴは、第１領域上に順次形成された、第１導電型のエミッタ層１０３、エミッタ層１０３よりバンドギャップの小さい第２導電型のベース層１０４、第１導電型又はノンドープのコレクタ層１０５、及びコレクタ層１０５より高不純物濃度の第１導電型のサブコレクタ層１０６を有し、ＨＦＥＴは、エミッタ層１０３の一部により構成された電子供給層１１０と、電子供給層１１０の下方に形成されたチャネル層１０２とを有する。 （もっと読む）