メサ構造とメサ段差を含むバッファ層とを備えた電力半導体デバイス
バイポーラ接合トランジスタが、第1の導電型を有するコレクタと、このコレクタ上の、第1の導電型を有するドリフト層と、このドリフト層上の、第1の導電型と反対の第2の導電型を有するベース層と、このベース層上の、低濃度でドープされ第1の導電型を有しベース層とp−n接合部を形成するバッファ層と、このバッファ層上の第1の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第1の厚さは、メサ段差外側のバッファ層の第2の厚さよりも厚い。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願
本出願は、2007年11月9日出願の「SILICON CARBIDE BIPOLAR JUNCTION TRANSISTOR」という名称の米国特許仮出願第60/986,694号明細書の利益および優先権を主張する。同出願の開示は、参照によりその全体を本明細書に組み込む。
【0002】
政府権益の声明
本発明は、Army Research Laboratoryにより授与された契約番号W911NF−04−2−0022のもとに政府の支援でなされた。政府は本発明に一定の権利を有する。
【0003】
本発明は、マイクロエレクトロニクスデバイスに関し、より具体的には電力半導体デバイスに関する。
【背景技術】
【0004】
高電圧炭化ケイ素(SiC)デバイスは、約600V以上の電圧に対応することができる。このようなデバイスは、それらの活性面積に応じて約100アンペア以上もの電流に対応することができる。高電圧SiCデバイスには、いくつかの重要な用途が特に電力の調節、配給および制御の分野においてある。ショットキーダイオード、MOSFET、GTO、IGBT、BJTなどの高電圧半導体デバイスは、炭化ケイ素を使用して製造されてきた。
【0005】
SiCショットキーダイオード構造などの従来のSiC電力デバイスはn型SiC基板を有し、この基板の上には、ドリフト領域として機能するnエピタキシャル層が形成される。このデバイスは通常、n層上に直接形成されたショットキー接点を含む。このショットキーコンタクトを、通常はイオン注入によって形成されるp型JTE(接合終端拡張(junction termination extension))領域が取り囲む。注入物は、アルミニウム、ホウ素、または他の任意の適切なp型ドーパントでよい。JTE領域の目的は、接合部のエッジに集中する電界を低減すること、および空乏領域がデバイスの表面と相互に作用するのを低減または防止することである。表面効果により空乏領域が不均一に広がることがあり、これはデバイスの絶縁破壊電圧に悪影響を及ぼすおそれがある。他の終端技法には、ガードリングおよびフローティングフィールドリングが含まれるが、これらは表面効果による影響をより強く受ける可能性がある。デバイスのエッジに向かう空乏領域の拡張を低減するために、窒素またはリンなどのn型ドーパントの注入によってチャネルストップ領域を形成することもできる。
【0006】
接合終端拡張(JTE)に加えて、マルチプルフローティングガードリング(multiple floating guard ring)(MFGR)およびフィールドプレート(FP)が、高電圧炭化ケイ素デバイスで一般に使用される終端方式である。別の従来のエッジ終端技法は、メサエッジ終端である。しかし、たとえ接合終端拡張またはガードリングが存在しても、メサ終端が存在することにより高電界がメサコーナー部に発生することがある。メサのオーバーエッチングが、メサコーナー部に集中する電界の問題を悪化させうる。メサコーナー部の高電界により絶縁破壊電圧が、所与のドリフト層の厚さおよびドーピングで高電界がない場合に予測される絶縁破壊電圧よりもずっと低くなる可能性がある。
【0007】
従来のメサ終端PINダイオードが図1に示されている。そこに示されるように、PINダイオード10は、p+層16とn+基板14の間にn−ドリフト層12を含む。図1はPIN構造の半分を示すが、この構造には鏡像部分(図示せず)も含まれる。アノードコンタクト23がp+層16上にあり、カソードコンタクト25がn+基板14上にある。p+層16は、メサとしてn−ドリフト層12上に形成される。複数のJTE区域20A、20B、20Cを含む接合終端拡張(JTE)領域20が、p+メサ16近傍のn−ドリフト層12内に設けられる。JTE区域20A、20B、20Cはp型領域であり、これらは、p+メサ16とn−ドリフト層12の間のPN接合部から外側に距離とともに低減する電荷レベルを有しうる。3つのJTE領域20A、20B、20Cが示されているが、これよりも多い、または少ないJTE区域を設けることもできる。
【0008】
図1に示されるように、p+メサ16近傍のn−ドリフト層12は、例えばエッチング処理制御での障害によりわずかにオーバーエッチングされることがあり、その結果、p+メサ16の下のn−ドリフト層12の側壁12Aが露出する可能性がある。場合によっては、約3000Åに達するオーバーエッチングが起こりうる。露出した側壁12Aを保護するために側壁注入が実施されることがあり、側壁12A中にp型不純物を注入して側壁注入領域22を形成する。
【発明の概要】
【発明が解決しようとする課題】
【0009】
図1に示されたPINダイオード構造10など従来のメサ終端構造では、電界集中がメサコーナー部29またはその近くに起きることがあり、その結果、コーナー部29の電界強度が高くなる。こうした高い電界強度は、デバイスの絶縁破壊電圧を低下させうる。例えば、ドリフト層の厚さおよびドーピング、ならびにJTE設計に基づいた12kVの理論的絶縁破壊電圧を有する従来のメサ終端PINダイオード構造が、8kVの実効絶縁破壊電圧を有するにすぎないこともある。
【0010】
電界集中に加えて、SiC電力バイポーラ接合トランジスタ(BJT)の開発における別の難題は、電流利得劣化の現象、すなわちデバイスの経時的な電流利得低下である。電流利得劣化は通常、特にエミッタ側壁に沿った、またデバイスのベース表面に対する基底面転位(BPD)などの材料欠陥、および表面再結合に帰する。BPDのないウェハ上に製造されたSiC BJTで、電流利得劣化のわずかな低減が観察された。加えて、SiC BJTのエミッタフィンガが通常、反応性イオンエッチング(RIE)によって形成される。RIEエッチング速度の非均一性により、ウェハ周辺部の近くのベース材料が部分的または完全にエッチング除去される可能性があり、これは歩留まりの大幅な低下を引き起こしうる。
【課題を解決するための手段】
【0011】
いくつかの実施形態によるバイポーラ接合トランジスタは、第1の導電型を有するコレクタと、このコレクタ上の、第1の導電型を有するドリフト層と、このドリフト層上の、第1の導電型と反対の第2の導電型を有するベース層と、このベース層上の、低濃度でドープされ第1の導電型を有し、より高濃度でドープされたベース層とp−n接合部を形成するバッファ層と、このバッファ層上の、第1の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第1の厚さは、メサ段差外側のバッファ層の第2の厚さよりも厚い。
【0012】
バイポーラ接合トランジスタはさらに、エミッタメサ上に局所エミッタコンタクト領域を含むことができる。この局所エミッタコンタクト領域は、第1の導電型を有し、エミッタメサのドーピング濃度よりも高いドーピング濃度を有する。局所エミッタコンタクト領域は、エミッタメサの側壁から横方向に間隔を置いて配置される。局所エミッタコンタクト領域上にエミッタオーミックコンタクトがある。
【0013】
局所エミッタコンタクト領域は、エミッタメサの側壁から約2μm以上の間隔で配置することができる。
【0014】
バイポーラ接合トランジスタはさらに、エミッタメサの側壁上に、局所エミッタコンタクト領域とバッファ層の両方に接触するように延びる導電層を含むことができる。エミッタオーミックコンタクトは、導電層とオーミックコンタクトを形成することができる。
【0015】
バイポーラ接合トランジスタはさらにベースコンタクト領域を含むことができ、このベースコンタクト領域はベース層の中に延び、第2の導電型を有し、ベース層のドーピング濃度よりも高いドーピング濃度を有する。ベースコンタクト領域上にベースオーミックコンタクトがある。
【0016】
メサ段差は、約0.3μm以下の高さを有することができる。さらに、メサ段差は、エミッタメサの側壁から約2μm以上の間隔で配置することができる。
【0017】
バッファ層は、ベース層のドーピング濃度よりも低いドーピング濃度を有することができる。いくつかの実施形態では、バッファ層は、バッファ層とベース層の間のp−n接合部のビルトイン電位によってバッファ層の、第2の厚さを有する部分が完全に空乏化されるように選択されたドーピング濃度を有することができる。
【0018】
コレクタ、ドリフト層、ベース層、バッファ層およびエミッタメサは、炭化ケイ素を含む。
【0019】
いくつかの実施形態による電力半導体デバイスは、第1の導電型を有する第1の層と、この第1の層上の第2の層とを含み、この第2の層は、第1の導電型と反対の第2の導電型を有し、第1の層の第1のドーピング濃度よりも高い第2のドーピング濃度を有する。第2の層上に、第1の導電型を有する第3の層があり、第2の層とp−n接合部を形成する。第3の層は、第2の層の第2のドーピング濃度よりも低い第3のドーピング濃度を有する。第1の導電型を有するメサが第3の層になり側壁を有する。バッファ層は、メサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含むことができる。メサの下の第3の層の第1の厚さは、メサ段差外側の第3の層の第2の厚さよりも厚い。
【0020】
電力半導体デバイスはさらに、メサ上にコンタクト領域を含むことができ、このコンタクト領域は第1の導電型を有し、メサの第5のドーピング濃度よりも高い第4のドーピング濃度を有し、メサの側壁から横方向に間隔を置いて配置される。コンタクト領域上にオーミックコンタクトがある。
【0021】
電力半導体デバイスはさらに、メサの側壁上に、コンタクト領域とバッファ層の両方に接触するように延びる導電層をさらに備えることができ、オーミックコンタクトは、導電層とオーミックコンタクトを形成することができる。
【0022】
いくつかの実施形態による電子デバイスを形成する方法は、第1の導電型を有するドリフト層を設けるステップと、ドリフト層上に、第1の導電型と反対の第2の導電型を有する半導体層を設けるステップと、半導体層上に、第1の導電型を有するバッファ層を設けるステップと、バッファ層を選択的にエッチングして、バッファ層の、第1の厚さを有する第1の部分、およびバッファ層の、第1の厚さよりも薄い第2の厚さを有する第2の部分を画定するメサ段差を形成するステップとを含む。この方法はさらに、バッファ層の第1の部分上にメサを設けるステップを含み、このメサは、第1の導電型を有するとともに、バッファ層の第1の部分を部分的に露出しバッファ層のメサ段差から横方向に間隔を置いて配置されたメサ側壁を有する。
【図面の簡単な説明】
【0023】
本発明のさらなる理解が得られるように含められ、本明細書に組み込まれてその一部を構成する添付の図面は、本発明の特定の実施形態(1つまたは複数)を示す。
【図1】従来のメサ終端PINダイオード構造の断面図である。
【図2】本発明のいくつかの実施形態によるバイポーラ接合トランジスタ構造の断面図である。
【図3】本発明のいくつかの実施形態によるバイポーラ接合トランジスタ構造の断面図である。
【図4A】従来のバイポーラ接合トランジスタ構造の劣化挙動と、本発明の実施形態によるバイポーラ接合トランジスタ構造の劣化挙動とを比較するグラフである。
【図4B】従来のバイポーラ接合トランジスタ構造の劣化挙動と、本発明の実施形態によるバイポーラ接合トランジスタ構造の劣化挙動とを比較するグラフである。
【図5】本発明の別の実施形態によるデバイス構造の断面図である。
【図6】本発明の別の実施形態によるデバイス構造の断面図である。
【図7A】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【図7B】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【図7C】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【図7D】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【発明を実施するための形態】
【0024】
次に、本発明の実施形態が示された添付の図面を参照して、以下で本発明の実施形態をより完全に説明する。しかし、本発明は、多くの異なる形態で実施することもでき、本明細書に示す諸実施形態に限定されるものと解釈されるべきではない。そうではなく、これらの実施形態は、この開示が当業者にとって十分かつ完璧で、本発明の範囲を完全に伝えるものになるように提示される。同じ番号は、全体を通して同じ要素を指す。
【0025】
本明細書では、様々な要素を示すために第1、第2などの用語が使用されることがあるが、これらの用語によってこれらの要素が限定されるものではないことを理解されたい。これらの用語はただ単に、1つの要素を他のものと区別するために使用される。例えば、本発明の範囲から逸脱することなく、第1の要素が第2の要素と呼ばれることがあり、類似して、第2の要素が第1の要素と呼ばれることもありうる。本明細書では、「および/または」という用語は、関連して列記された1つまたは複数の物品の、任意およびすべての組合せを含む。
【0026】
本明細書で使用される術語は、特定の実施形態を説明することだけを目的とし、本発明を限定するものではない。本明細書では、単数形の「a」、「an」および「the」は、文脈で明らかにそうではないと示されない限り、複数形も同様に含むものとする。さらに、「comprise(備える、含む)」、「comprising(備える、含む)」「include(含む)」および/または「including(含む)」という用語は、本明細書で使用された場合、提示された特徴、整数、ステップ、動作、要素、および/または構成要素が存在することを明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはこれらの群が存在すること、または追加されることを除外しないと理解されたい。
【0027】
別に定義されない限り、本明細書で使用されるすべての用語(技術用語および科学用語を含む)は、本発明が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。さらに、本明細書で使用される各用語は、本明細書の文脈および関連技術分野におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で特にそのように定義されない限り、理想化された、または過度に形式的な意味に解釈されるものではないことを理解されたい。
【0028】
層、領域、または基板などの要素が別の要素の「上に(on)」ある、または別の要素の「上へと(onto)」延びると言及された場合、この要素は別の要素の直接上にありうる、または直接上へと延びうる、または介在要素もまた存在しうると理解されたい。対照的に、ある要素が別の要素の「直接上に(directly on)」、または別の要素の「直接上へと(directly onto)」延びると言及された場合には、介在要素が存在しない。また、ある要素が別の要素に「接続」または「結合」されていると言及された場合、この要素は別の要素に直接接続または結合されていることがあり、または介在要素が存在することもあると理解されたい。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及された場合には、介在要素が存在しない。
【0029】
本明細書では、「下に(below)」「上に(above)」「上方に(upper)」「下方に(lower)」「水平に」「横方向に」「垂直に」「の下に(beneath)」「の上に(over)」「上に(on)」などの相対概念を表す語が、図に示されるように、1つの要素、層または領域と別の要素、層または領域との関係を示すために使用されることがある。これらの語は、図に描かれた方向に加えて、デバイスの別の方向も包含するものであると理解されたい。
【0030】
本発明の諸実施形態を本明細書で、本発明の理想化された実施形態(および介在構造物)の概略図である断面図を参照して説明する。図面中の層および領域の厚さは、図を見やすくするために誇張されていることがある。加えて、図の形状との相違が、例えば製造技法および/または許容誤差の結果として予想されるべきである。したがって、本発明の諸実施形態は、本明細書に図示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造により生じる形状の偏差を含むものである。例えば、長方形として図示された注入領域は通常、丸みのあるまたは湾曲したフィーチャを有し、かつ/またはそのエッジにおいて注入濃度の、注入領域から非注入領域への不連続な変化ではない、ある傾斜を有する。同じように、注入によって形成された埋込み領域が、その埋込み領域と注入がそこを通して行われる表面との間の領域内で、いくらかの注入をもたらすことがある。したがって、図に示された各領域は概略的な性質のものであり、それらの形状は、デバイスのある領域の実際の形状を示すものではなく、かつ本発明の範囲を限定するものではない。
【0031】
本発明のいくつかの実施形態を、n型またはp型などの導電型を有するものとして特徴付けられる半導体の層および/または領域を参照して説明する。n型またはp型は、層および/または領域内の多数キャリア濃度を指している。すなわち、n型材料は、負に荷電した電子の多数平衡濃度を有し、p型材料は、正に荷電したホールの多数平衡濃度を有する。材料によっては、「+」または「−」付きで指定されて(n+、n−、p+、p−、n++、n−−、p++、p−−など)、他の層または領域に比べて相対的に高い(「+」)または低い(「−」)多数キャリア濃度を示すことがある。しかし、このような表記は、ある層または領域内に多数キャリアまたは少数キャリアの特定の濃度が存在することを意味しない。
【0032】
上記のように、炭化ケイ素(SiC)バイポーラ接合トランジスタ(BJT)は、高電力、高温および/または高周波の用途に適したデバイスと考えられる。しかし、このようなデバイスには、経時的に、かつ/または動作ストレスによりデバイスの電流−電圧特性が劣化する電流利得劣化がありうる。従来の技術では、エピタキシャル再成長でデバイス表面上に堆積させた突起層を組み込むことによって、SiC BJTデバイスにおける電流劣化に対処する。しかし、突起を形成した後のRIE、および/または誘導結合プラズマ(ICP)ドライエッチング処理によって生じる結晶損傷は除去されず、その結果、表面再結合速度を大きく改善することができなくなる。BJTデバイスのオン状態の間、コレクタ電流集中がエミッタ側壁上のキャリア再結合を悪化させ、これは、オージェ再結合および/または界面トラップ発生を増大させうる。
【0033】
本発明の諸実施形態では、エミッタ側壁に沿った、および/またはベース上部面での表面再結合を低減および/またはなくし、それによって、電流利得劣化を潜在的に低減および/またはなくすることができる。
【0034】
本発明のいくつかの実施形態によるデバイス構造は、デバイス中の電流伝導経路を変えることによって界面トラップ発生を単体または共同で低減できる1つまたは複数のフィーチャを含むことができる。いくつかの実施形態では、デバイス中の電流伝導経路を変えることで、ドライエッチングを用いることにより起こりうる問題を低減および/または軽減することができる。
【0035】
本発明のNPN BJT構造における実施形態を以下で説明する。しかし、本発明は、IGBT、GTOなど他の多くの電力バイポーラデバイスにおいて実施することもできる。
【0036】
いくつかの実施形態によるBJT 100の簡略化断面図が図2に示されている。BJT構造100は、第1の導電型(すなわちn型またはp型)を有するコレクタ122と、コレクタ122上の、第1の導電型を有し低濃度ドープされたドリフト層120と、ドリフト層120上の、第1の導電型と反対の第2の導電型(すなわちp型またはn型)を有するベース層118とを含む。ベース層118は、ドリフト層よりも高濃度でドープされ、例えば約3×1017cm-3から約5×1018cm-3のドーピング濃度を有することができる。
【0037】
構造100内の半導体層は、炭化ケイ素のエピタキシャル領域および/または注入領域として形成することができる。しかし、いくつかの実施形態による構造は、他の材料/方法を使用しても形成できることを理解されたい。
【0038】
例えば、ドリフト層120は、約2×1014から約1×1017cm-3のドーピング濃度を有する、2H、4H、6H、3Cおよび/または15Rのポリタイプの炭化ケイ素から形成することができる。ドリフト層120の厚さおよびドーピングは、所望の阻止電圧および/またはオン抵抗が得られるように選択することができる。例えば、10kVの阻止電圧を有するデバイスでは、ドリフト層120は、約100μmの厚さおよび約2×1014cm-3のドーピング濃度を有することができる。
【0039】
コレクタ122は成長基板とすることができ、いくつかの実施形態では、2H、4H、6H、3Cおよび/または15Rのポリタイプのオン軸(on−axis)またはオフ軸(off−axis)炭化ケイ素のバルク単結晶を含むことができる。コレクタ122は、約1×1018cm-3から約5×1020cm-3のドーピング濃度を有することができる。いくつかの実施形態では、ドリフト層120は、バルク単結晶4H−SiCまたは6H−SiCの基板を備えることができ、コレクタ122は、ドリフト層120上に注入領域またはエピタキシャル領域を備えることができる。
【0040】
ベース層118上に、第1の導電型を有し低濃度ドープされたバッファ層116が形成され、バッファ層116上に、第1の導電型を有するエミッタメサ114が形成される。バッファ層116とベース層118とが反対の導電型を有するので、冶金p−n接合部J1が、バッファ層116とベース層118の間の界面に形成される。バッファ層116は、ベース層よりも低いドーピング濃度を有することができ、その結果、p−n接合部J1の空乏領域はバッファ層116の中へと十分遠く延びて、バッファ層116のかなりの部分を空乏化できるようになる。
【0041】
バッファ層116は、エミッタメサ114近傍のメサ段差128を含む。バッファ層116内のメサ段差128は、メサコーナー部に段差を設けることによって、エミッタ/ベースコーナー部での電流集中を低減することができる。さらに、メサ段差128は、ベース電流をバッファ層116の表面から撤退させることができる抵抗増大をもたらすことができる。
【0042】
メサ段差128は、ベース層118の上面の、低濃度でドープされたバッファ層116を選択的にエッチングすることによって形成することができる。例えば、バッファ層116は、約0.3μmから約0.5μmの厚さを有するエピタキシャル層としてベース層118上に形成することができる。バッファ層116は、約1×1016cm-3から約5×1017cm-3のドーピング濃度、具体的には約1×1017cm-3のドーピング濃度を有することができる。バッファ層116は、マスキング及び異方性エッチングされて、約0.3μmの厚さまでバッファ層116の一部分の厚さを低減することができる。メサ段差128の高さ(h)は、約0.4μm以下とすることができ、いくつかの実施形態では約0.3μm以下とすることができる。メサ段差128は、エミッタメサ114の側壁114Aから約2μm以上の距離(d1)に配置することができる。
【0043】
第2の導電型を有し、高濃度でドープされたベースコンタクト領域126(例えば、約1×1019cm-3を超える)は、例えばエピタキシャル再成長によって形成することができ、その上にベースオーミックコンタクト127を形成することができる。ベースコンタクト領域126は、バッファ層116を貫通し、かつ/またはそれに隣接してベース層118の中へと延びる。コレクタ122上にコレクタオーミックコンタクト125が形成される。n型およびp型の炭化ケイ素へのオーミックコンタクトの形成は、当技術分野でよく知られている。
【0044】
バッファ層116の、段差128を形成するためにエッチングされる部分は、ベース層118とバッファ層116との間の冶金接合部J1のビルトイン電位によって完全に空乏化される厚さまでエッチングすることができる。つまり、バッファ層116のドーピングは、接合部J1のビルトイン電位によってバッファ層116のエッチングされた部分を完全に空乏化する厚さと一緒に選択することができる(しかし、いくつかの実施形態では、バッファ層116の一部分が部分的にしか空乏化されないこともある)。
【0045】
バッファ層116の一部分が接合部J1のビルトイン電位によって空乏化されるので、バッファ層116は、メサ段差128をエッチングするためのエッチングストッパの働きをすることができる。つまり、エッチング面に探針を当て、ある電圧をエッチング中にそのエッチング面に印加することによって、エッチングの深さ制御を行うことができる。印加電圧に応じて探針を通過する電流のレベルは、エッチングされる層のキャリア濃度が変化するにつれて変化する。
【0046】
いくつかの実施形態では、ベース/バッファ接合部J1のビルトイン電位によってバッファ層116の厚い部分が部分的にしか空乏化されなくても、エミッタ/ベースコーナー部に集中する電流を低減することができる。
【0047】
いくつかの実施形態では、エミッタメサ114上に任意選択の局所エミッタコンタクト領域112を形成することができる。局所エミッタコンタクト領域112上に、エミッタコンタクト123を形成することができる。局所エミッタコンタクト領域112は、エミッタメサ114の幅よりも小さい幅を有することができる。すなわち、局所エミッタコンタクト領域112の、メサ段差128に面する縁部は、エミッタメサ114の縁部から横方向に間隔を置いて配置される。いくつかの実施形態では、局所エミッタコンタクト領域112の縁部は、エミッタメサ114の側壁114Aから2μmを超える距離(d2)に配置されて、エミッタメサ114の側壁114Aから横方向に間隔を置いて配置された電流伝導経路を形成する。
【0048】
局所エミッタコンタクト領域112は、それとの良好なオーミックコンタクトを得るために高濃度でドープすることができ(例えば、約1×1019cm-3を超える)、エミッタメサ114のドーピングは、約2×1018cm-3未満とすることができる。
【0049】
エミッタメサ114の横方向抵抗により、オン状態でのコレクタ電流は、エミッタメサ114の側壁114Aから伝導することができ、それによって、エミッタメサ114の側壁114Aに沿った界面トラップの発生が潜在的に低減することができる。
【0050】
本発明の別の実施形態が図3に示されている。そこに示されたように、エミッタメサ114の上面および側面に第2の導電型材料からなる任意選択の導電層224を形成することができる。導電層224は、高濃度でドープすることができる。その一方の端部で、導電層224は、エミッタコンタクト123とのオーミックコンタクトを形成することができる。他方の端部では、導電層224は、エミッタメサ114とメサ段差128との間のバッファ層116上で終端する。導電層224は、ベース層118から注入されたキャリア(例えば、ベース118がp型の場合にはホール)に対するシンクとしての働きをし、それによって、このようなキャリアが、エミッタ114によって供給された反対の導電型のキャリア(例えば電子)と再結合する確率が低減する。
【0051】
導電層224は、エピタキシャル再成長によって例えば、ベースコンタクト領域126が形成されるときと同じタイプに形成することができる。再成長エピタキシャル層は選択的にエッチングして、再成長エピタキシャル材料の一部をエミッタメサ114上に残すことができる。
【0052】
図4Aおよび図4Bは、同じウェハ上に製造された従来の構造を有するBJTと、本発明の実施形態による構造を有するBJTとの各電流劣化挙動を比較している。具体的には、図4Aは、従来のSiC BJT構造の電流−電圧特性を、5分間のIc=2AおよびIb=50mAの電流ストレスの前(曲線402)および後(曲線404)で示す。図4Aには顕著な電流劣化が認められる。
【0053】
図4Bは、いくつかの実施形態による、メサ段差、導電層および局所エミッタを含むSiC BJT構造の電流−電圧特性(曲線406)を示す。この構造では、20分間のIc=3AおよびIb=100mAの電流ストレスの後でも顕著な劣化が認められない。
【0054】
図5および図6は、本発明の様々な実施形態を用いることができる別のタイプのデバイスを示す。それぞれの場合で、このデバイスは、ドリフト層およびバッファ層を含み、このバッファ層はメサ段差を含む。図5および図6の実施形態に示されたように、デバイスのドリフト層はp型またはn型とすることができ、バッファ層および埋込み接合部は反対の導電型(すなわちn型またはp型)を有することができる。
【0055】
図5は、いくつかの実施形態によるn型ゲートターンオフ(GTO)サイリスタ300を示す。GTO 300は、p型層322上にn型ドリフト層320を含む。n型ドリフト層320上にp型層318が形成される。p型層318上に、メサ段差328を含むn型バッファ層316が形成される。n型バッファ層316上にn型メサ314が形成され、n型メサ314上にはn+コンタクト層312が形成される。バッファ層316は、メサ314の側壁を通り過ぎてp型層318の上に延びるメサ段差328を形成する。メサ314の側壁上にはp型導電層324があり、バッファ層316と接触する。カソードコンタクト323が、n+コンタクト層312ならびに導電層324とのオーミックコンタクトを形成する。p型層322上にアノードコンタクト325がある。図5には示されていないが、p型層322上にゲートコンタクトを形成することができる。
【0056】
図6は、いくつかの実施形態による、n+ドレイン層422上にn型ドリフト層420を含むUMOSFET(U字形金属酸化膜半導体電界効果トランジスタ)構造400を示す。n+ドリフト層420上にp型ボディ層418が形成される。p型ボディ層418上に、メサ段差428を含むn型バッファ層416が形成される。n型バッファ層416上にn型ソースメサ414が形成される。バッファ層416は、ソースメサ414の第1の側壁を通り過ぎてp型ボディ層418の上に延びるメサ段差428を形成する。ソースメサ414の第1面と反対の第2面上にゲート酸化物432が形成され、ゲート酸化物432上にはゲート電極430がある。ソースメサ414上にソースオーミックコンタクト423があり、n+ドレイン層422上にドレインオーミックコンタクト425がある。
【0057】
図7Aから7Dは、いくつかの実施形態による半導体デバイスの形成を示す断面図である。図7Aを参照すると、第1の導電型を有するコレクタ層122上に、第1の導電型を有するドリフト層120がエピタキシャル半導体層として形成される。コレクタ層122は、例えばn+炭化ケイ素基板とすることができる。ドリフト層120上に、第1の導電型と反対の第2の導電型を有するベース層118が形成される。ベース層118上に、第1の導電型を有し低濃度でドープされたバッファ層116が形成される。バッファ層116は、ベース層118よりも低いドーピング濃度を有し、ベース層118とp−n接合部を形成する。
【0058】
図7Bを参照すると、マスク170がバッファ層116上に形成され、バッファ層116の一部分を露出するように選択的にパターニングされる。次に、このバッファ層は、例えば反応性イオンエッチング175を用いてエッチングされてメサ段差128が形成され、メサ段差128はバッファ層の、第1の厚さを有する第1の部分と、バッファ層の、第1の厚さよりも薄い第2の厚さを有する第2の部分とを画定する。
【0059】
図7Cを参照すると、マスク170が除去され、バッファ層の第1の部分上に、第1の導電型を有するエミッタメサ114が形成される。エミッタメサ114は、例えばマスキングおよびエピタキシャル再成長によって形成することができる。いくつかの実施形態では、エミッタメサは、エピタキシャル層をマスキングしエッチングすることによって形成することができる。エミッタメサ114は、メサ側壁114Aを有する。エミッタメサ114は、バッファ層の第1の部分を部分的に露出し、メサ側壁114Aは、メサ段差128から横方向に間隔を置いて配置される。メサ114上に、第1の導電型を有する局所的なエミッタコンタクト領域112が形成される。局所エミッタコンタクト領域112は、メサ側壁114Aから間隔を置いて配置することできる。
【0060】
図7Dを参照すると、エミッタメサ114の側壁114A上に導電層224を形成することができる。導電層224は、第2の導電型を有することができ、バッファ層116から局所エミッタコンタクト領域112まで延びることができる。高濃度でドープされたベースコンタクト領域126をベース層118と接触して設けることができる。導電層224およびベースコンタクト領域126は、例えばマスキングおよびエピタキシャル再成長によって形成することができる。オーミックコンタクト123、125および127は、それぞれ局所エミッタコンタクト領域112、コレクタ層122およびベースコンタクト層127の上に形成することができる。
【0061】
図面および明細書では、本発明の典型的な好ましい実施形態を開示しており、特殊な用語が用いられているが、これらは限定の目的ではなく、一般的および説明的な意味でのみ使用され、本発明の範囲は添付の特許請求の範囲に記載されている。
【技術分野】
【0001】
関連出願
本出願は、2007年11月9日出願の「SILICON CARBIDE BIPOLAR JUNCTION TRANSISTOR」という名称の米国特許仮出願第60/986,694号明細書の利益および優先権を主張する。同出願の開示は、参照によりその全体を本明細書に組み込む。
【0002】
政府権益の声明
本発明は、Army Research Laboratoryにより授与された契約番号W911NF−04−2−0022のもとに政府の支援でなされた。政府は本発明に一定の権利を有する。
【0003】
本発明は、マイクロエレクトロニクスデバイスに関し、より具体的には電力半導体デバイスに関する。
【背景技術】
【0004】
高電圧炭化ケイ素(SiC)デバイスは、約600V以上の電圧に対応することができる。このようなデバイスは、それらの活性面積に応じて約100アンペア以上もの電流に対応することができる。高電圧SiCデバイスには、いくつかの重要な用途が特に電力の調節、配給および制御の分野においてある。ショットキーダイオード、MOSFET、GTO、IGBT、BJTなどの高電圧半導体デバイスは、炭化ケイ素を使用して製造されてきた。
【0005】
SiCショットキーダイオード構造などの従来のSiC電力デバイスはn型SiC基板を有し、この基板の上には、ドリフト領域として機能するnエピタキシャル層が形成される。このデバイスは通常、n層上に直接形成されたショットキー接点を含む。このショットキーコンタクトを、通常はイオン注入によって形成されるp型JTE(接合終端拡張(junction termination extension))領域が取り囲む。注入物は、アルミニウム、ホウ素、または他の任意の適切なp型ドーパントでよい。JTE領域の目的は、接合部のエッジに集中する電界を低減すること、および空乏領域がデバイスの表面と相互に作用するのを低減または防止することである。表面効果により空乏領域が不均一に広がることがあり、これはデバイスの絶縁破壊電圧に悪影響を及ぼすおそれがある。他の終端技法には、ガードリングおよびフローティングフィールドリングが含まれるが、これらは表面効果による影響をより強く受ける可能性がある。デバイスのエッジに向かう空乏領域の拡張を低減するために、窒素またはリンなどのn型ドーパントの注入によってチャネルストップ領域を形成することもできる。
【0006】
接合終端拡張(JTE)に加えて、マルチプルフローティングガードリング(multiple floating guard ring)(MFGR)およびフィールドプレート(FP)が、高電圧炭化ケイ素デバイスで一般に使用される終端方式である。別の従来のエッジ終端技法は、メサエッジ終端である。しかし、たとえ接合終端拡張またはガードリングが存在しても、メサ終端が存在することにより高電界がメサコーナー部に発生することがある。メサのオーバーエッチングが、メサコーナー部に集中する電界の問題を悪化させうる。メサコーナー部の高電界により絶縁破壊電圧が、所与のドリフト層の厚さおよびドーピングで高電界がない場合に予測される絶縁破壊電圧よりもずっと低くなる可能性がある。
【0007】
従来のメサ終端PINダイオードが図1に示されている。そこに示されるように、PINダイオード10は、p+層16とn+基板14の間にn−ドリフト層12を含む。図1はPIN構造の半分を示すが、この構造には鏡像部分(図示せず)も含まれる。アノードコンタクト23がp+層16上にあり、カソードコンタクト25がn+基板14上にある。p+層16は、メサとしてn−ドリフト層12上に形成される。複数のJTE区域20A、20B、20Cを含む接合終端拡張(JTE)領域20が、p+メサ16近傍のn−ドリフト層12内に設けられる。JTE区域20A、20B、20Cはp型領域であり、これらは、p+メサ16とn−ドリフト層12の間のPN接合部から外側に距離とともに低減する電荷レベルを有しうる。3つのJTE領域20A、20B、20Cが示されているが、これよりも多い、または少ないJTE区域を設けることもできる。
【0008】
図1に示されるように、p+メサ16近傍のn−ドリフト層12は、例えばエッチング処理制御での障害によりわずかにオーバーエッチングされることがあり、その結果、p+メサ16の下のn−ドリフト層12の側壁12Aが露出する可能性がある。場合によっては、約3000Åに達するオーバーエッチングが起こりうる。露出した側壁12Aを保護するために側壁注入が実施されることがあり、側壁12A中にp型不純物を注入して側壁注入領域22を形成する。
【発明の概要】
【発明が解決しようとする課題】
【0009】
図1に示されたPINダイオード構造10など従来のメサ終端構造では、電界集中がメサコーナー部29またはその近くに起きることがあり、その結果、コーナー部29の電界強度が高くなる。こうした高い電界強度は、デバイスの絶縁破壊電圧を低下させうる。例えば、ドリフト層の厚さおよびドーピング、ならびにJTE設計に基づいた12kVの理論的絶縁破壊電圧を有する従来のメサ終端PINダイオード構造が、8kVの実効絶縁破壊電圧を有するにすぎないこともある。
【0010】
電界集中に加えて、SiC電力バイポーラ接合トランジスタ(BJT)の開発における別の難題は、電流利得劣化の現象、すなわちデバイスの経時的な電流利得低下である。電流利得劣化は通常、特にエミッタ側壁に沿った、またデバイスのベース表面に対する基底面転位(BPD)などの材料欠陥、および表面再結合に帰する。BPDのないウェハ上に製造されたSiC BJTで、電流利得劣化のわずかな低減が観察された。加えて、SiC BJTのエミッタフィンガが通常、反応性イオンエッチング(RIE)によって形成される。RIEエッチング速度の非均一性により、ウェハ周辺部の近くのベース材料が部分的または完全にエッチング除去される可能性があり、これは歩留まりの大幅な低下を引き起こしうる。
【課題を解決するための手段】
【0011】
いくつかの実施形態によるバイポーラ接合トランジスタは、第1の導電型を有するコレクタと、このコレクタ上の、第1の導電型を有するドリフト層と、このドリフト層上の、第1の導電型と反対の第2の導電型を有するベース層と、このベース層上の、低濃度でドープされ第1の導電型を有し、より高濃度でドープされたベース層とp−n接合部を形成するバッファ層と、このバッファ層上の、第1の導電型を有し側壁を有するエミッタメサとを含む。バッファ層は、エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含み、エミッタメサの下のバッファ層の第1の厚さは、メサ段差外側のバッファ層の第2の厚さよりも厚い。
【0012】
バイポーラ接合トランジスタはさらに、エミッタメサ上に局所エミッタコンタクト領域を含むことができる。この局所エミッタコンタクト領域は、第1の導電型を有し、エミッタメサのドーピング濃度よりも高いドーピング濃度を有する。局所エミッタコンタクト領域は、エミッタメサの側壁から横方向に間隔を置いて配置される。局所エミッタコンタクト領域上にエミッタオーミックコンタクトがある。
【0013】
局所エミッタコンタクト領域は、エミッタメサの側壁から約2μm以上の間隔で配置することができる。
【0014】
バイポーラ接合トランジスタはさらに、エミッタメサの側壁上に、局所エミッタコンタクト領域とバッファ層の両方に接触するように延びる導電層を含むことができる。エミッタオーミックコンタクトは、導電層とオーミックコンタクトを形成することができる。
【0015】
バイポーラ接合トランジスタはさらにベースコンタクト領域を含むことができ、このベースコンタクト領域はベース層の中に延び、第2の導電型を有し、ベース層のドーピング濃度よりも高いドーピング濃度を有する。ベースコンタクト領域上にベースオーミックコンタクトがある。
【0016】
メサ段差は、約0.3μm以下の高さを有することができる。さらに、メサ段差は、エミッタメサの側壁から約2μm以上の間隔で配置することができる。
【0017】
バッファ層は、ベース層のドーピング濃度よりも低いドーピング濃度を有することができる。いくつかの実施形態では、バッファ層は、バッファ層とベース層の間のp−n接合部のビルトイン電位によってバッファ層の、第2の厚さを有する部分が完全に空乏化されるように選択されたドーピング濃度を有することができる。
【0018】
コレクタ、ドリフト層、ベース層、バッファ層およびエミッタメサは、炭化ケイ素を含む。
【0019】
いくつかの実施形態による電力半導体デバイスは、第1の導電型を有する第1の層と、この第1の層上の第2の層とを含み、この第2の層は、第1の導電型と反対の第2の導電型を有し、第1の層の第1のドーピング濃度よりも高い第2のドーピング濃度を有する。第2の層上に、第1の導電型を有する第3の層があり、第2の層とp−n接合部を形成する。第3の層は、第2の層の第2のドーピング濃度よりも低い第3のドーピング濃度を有する。第1の導電型を有するメサが第3の層になり側壁を有する。バッファ層は、メサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を含むことができる。メサの下の第3の層の第1の厚さは、メサ段差外側の第3の層の第2の厚さよりも厚い。
【0020】
電力半導体デバイスはさらに、メサ上にコンタクト領域を含むことができ、このコンタクト領域は第1の導電型を有し、メサの第5のドーピング濃度よりも高い第4のドーピング濃度を有し、メサの側壁から横方向に間隔を置いて配置される。コンタクト領域上にオーミックコンタクトがある。
【0021】
電力半導体デバイスはさらに、メサの側壁上に、コンタクト領域とバッファ層の両方に接触するように延びる導電層をさらに備えることができ、オーミックコンタクトは、導電層とオーミックコンタクトを形成することができる。
【0022】
いくつかの実施形態による電子デバイスを形成する方法は、第1の導電型を有するドリフト層を設けるステップと、ドリフト層上に、第1の導電型と反対の第2の導電型を有する半導体層を設けるステップと、半導体層上に、第1の導電型を有するバッファ層を設けるステップと、バッファ層を選択的にエッチングして、バッファ層の、第1の厚さを有する第1の部分、およびバッファ層の、第1の厚さよりも薄い第2の厚さを有する第2の部分を画定するメサ段差を形成するステップとを含む。この方法はさらに、バッファ層の第1の部分上にメサを設けるステップを含み、このメサは、第1の導電型を有するとともに、バッファ層の第1の部分を部分的に露出しバッファ層のメサ段差から横方向に間隔を置いて配置されたメサ側壁を有する。
【図面の簡単な説明】
【0023】
本発明のさらなる理解が得られるように含められ、本明細書に組み込まれてその一部を構成する添付の図面は、本発明の特定の実施形態(1つまたは複数)を示す。
【図1】従来のメサ終端PINダイオード構造の断面図である。
【図2】本発明のいくつかの実施形態によるバイポーラ接合トランジスタ構造の断面図である。
【図3】本発明のいくつかの実施形態によるバイポーラ接合トランジスタ構造の断面図である。
【図4A】従来のバイポーラ接合トランジスタ構造の劣化挙動と、本発明の実施形態によるバイポーラ接合トランジスタ構造の劣化挙動とを比較するグラフである。
【図4B】従来のバイポーラ接合トランジスタ構造の劣化挙動と、本発明の実施形態によるバイポーラ接合トランジスタ構造の劣化挙動とを比較するグラフである。
【図5】本発明の別の実施形態によるデバイス構造の断面図である。
【図6】本発明の別の実施形態によるデバイス構造の断面図である。
【図7A】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【図7B】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【図7C】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【図7D】いくつかの実施形態による半導体デバイスの形成を示す断面図である。
【発明を実施するための形態】
【0024】
次に、本発明の実施形態が示された添付の図面を参照して、以下で本発明の実施形態をより完全に説明する。しかし、本発明は、多くの異なる形態で実施することもでき、本明細書に示す諸実施形態に限定されるものと解釈されるべきではない。そうではなく、これらの実施形態は、この開示が当業者にとって十分かつ完璧で、本発明の範囲を完全に伝えるものになるように提示される。同じ番号は、全体を通して同じ要素を指す。
【0025】
本明細書では、様々な要素を示すために第1、第2などの用語が使用されることがあるが、これらの用語によってこれらの要素が限定されるものではないことを理解されたい。これらの用語はただ単に、1つの要素を他のものと区別するために使用される。例えば、本発明の範囲から逸脱することなく、第1の要素が第2の要素と呼ばれることがあり、類似して、第2の要素が第1の要素と呼ばれることもありうる。本明細書では、「および/または」という用語は、関連して列記された1つまたは複数の物品の、任意およびすべての組合せを含む。
【0026】
本明細書で使用される術語は、特定の実施形態を説明することだけを目的とし、本発明を限定するものではない。本明細書では、単数形の「a」、「an」および「the」は、文脈で明らかにそうではないと示されない限り、複数形も同様に含むものとする。さらに、「comprise(備える、含む)」、「comprising(備える、含む)」「include(含む)」および/または「including(含む)」という用語は、本明細書で使用された場合、提示された特徴、整数、ステップ、動作、要素、および/または構成要素が存在することを明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはこれらの群が存在すること、または追加されることを除外しないと理解されたい。
【0027】
別に定義されない限り、本明細書で使用されるすべての用語(技術用語および科学用語を含む)は、本発明が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。さらに、本明細書で使用される各用語は、本明細書の文脈および関連技術分野におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で特にそのように定義されない限り、理想化された、または過度に形式的な意味に解釈されるものではないことを理解されたい。
【0028】
層、領域、または基板などの要素が別の要素の「上に(on)」ある、または別の要素の「上へと(onto)」延びると言及された場合、この要素は別の要素の直接上にありうる、または直接上へと延びうる、または介在要素もまた存在しうると理解されたい。対照的に、ある要素が別の要素の「直接上に(directly on)」、または別の要素の「直接上へと(directly onto)」延びると言及された場合には、介在要素が存在しない。また、ある要素が別の要素に「接続」または「結合」されていると言及された場合、この要素は別の要素に直接接続または結合されていることがあり、または介在要素が存在することもあると理解されたい。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及された場合には、介在要素が存在しない。
【0029】
本明細書では、「下に(below)」「上に(above)」「上方に(upper)」「下方に(lower)」「水平に」「横方向に」「垂直に」「の下に(beneath)」「の上に(over)」「上に(on)」などの相対概念を表す語が、図に示されるように、1つの要素、層または領域と別の要素、層または領域との関係を示すために使用されることがある。これらの語は、図に描かれた方向に加えて、デバイスの別の方向も包含するものであると理解されたい。
【0030】
本発明の諸実施形態を本明細書で、本発明の理想化された実施形態(および介在構造物)の概略図である断面図を参照して説明する。図面中の層および領域の厚さは、図を見やすくするために誇張されていることがある。加えて、図の形状との相違が、例えば製造技法および/または許容誤差の結果として予想されるべきである。したがって、本発明の諸実施形態は、本明細書に図示された特定の領域の形状に限定されると解釈されるべきではなく、例えば製造により生じる形状の偏差を含むものである。例えば、長方形として図示された注入領域は通常、丸みのあるまたは湾曲したフィーチャを有し、かつ/またはそのエッジにおいて注入濃度の、注入領域から非注入領域への不連続な変化ではない、ある傾斜を有する。同じように、注入によって形成された埋込み領域が、その埋込み領域と注入がそこを通して行われる表面との間の領域内で、いくらかの注入をもたらすことがある。したがって、図に示された各領域は概略的な性質のものであり、それらの形状は、デバイスのある領域の実際の形状を示すものではなく、かつ本発明の範囲を限定するものではない。
【0031】
本発明のいくつかの実施形態を、n型またはp型などの導電型を有するものとして特徴付けられる半導体の層および/または領域を参照して説明する。n型またはp型は、層および/または領域内の多数キャリア濃度を指している。すなわち、n型材料は、負に荷電した電子の多数平衡濃度を有し、p型材料は、正に荷電したホールの多数平衡濃度を有する。材料によっては、「+」または「−」付きで指定されて(n+、n−、p+、p−、n++、n−−、p++、p−−など)、他の層または領域に比べて相対的に高い(「+」)または低い(「−」)多数キャリア濃度を示すことがある。しかし、このような表記は、ある層または領域内に多数キャリアまたは少数キャリアの特定の濃度が存在することを意味しない。
【0032】
上記のように、炭化ケイ素(SiC)バイポーラ接合トランジスタ(BJT)は、高電力、高温および/または高周波の用途に適したデバイスと考えられる。しかし、このようなデバイスには、経時的に、かつ/または動作ストレスによりデバイスの電流−電圧特性が劣化する電流利得劣化がありうる。従来の技術では、エピタキシャル再成長でデバイス表面上に堆積させた突起層を組み込むことによって、SiC BJTデバイスにおける電流劣化に対処する。しかし、突起を形成した後のRIE、および/または誘導結合プラズマ(ICP)ドライエッチング処理によって生じる結晶損傷は除去されず、その結果、表面再結合速度を大きく改善することができなくなる。BJTデバイスのオン状態の間、コレクタ電流集中がエミッタ側壁上のキャリア再結合を悪化させ、これは、オージェ再結合および/または界面トラップ発生を増大させうる。
【0033】
本発明の諸実施形態では、エミッタ側壁に沿った、および/またはベース上部面での表面再結合を低減および/またはなくし、それによって、電流利得劣化を潜在的に低減および/またはなくすることができる。
【0034】
本発明のいくつかの実施形態によるデバイス構造は、デバイス中の電流伝導経路を変えることによって界面トラップ発生を単体または共同で低減できる1つまたは複数のフィーチャを含むことができる。いくつかの実施形態では、デバイス中の電流伝導経路を変えることで、ドライエッチングを用いることにより起こりうる問題を低減および/または軽減することができる。
【0035】
本発明のNPN BJT構造における実施形態を以下で説明する。しかし、本発明は、IGBT、GTOなど他の多くの電力バイポーラデバイスにおいて実施することもできる。
【0036】
いくつかの実施形態によるBJT 100の簡略化断面図が図2に示されている。BJT構造100は、第1の導電型(すなわちn型またはp型)を有するコレクタ122と、コレクタ122上の、第1の導電型を有し低濃度ドープされたドリフト層120と、ドリフト層120上の、第1の導電型と反対の第2の導電型(すなわちp型またはn型)を有するベース層118とを含む。ベース層118は、ドリフト層よりも高濃度でドープされ、例えば約3×1017cm-3から約5×1018cm-3のドーピング濃度を有することができる。
【0037】
構造100内の半導体層は、炭化ケイ素のエピタキシャル領域および/または注入領域として形成することができる。しかし、いくつかの実施形態による構造は、他の材料/方法を使用しても形成できることを理解されたい。
【0038】
例えば、ドリフト層120は、約2×1014から約1×1017cm-3のドーピング濃度を有する、2H、4H、6H、3Cおよび/または15Rのポリタイプの炭化ケイ素から形成することができる。ドリフト層120の厚さおよびドーピングは、所望の阻止電圧および/またはオン抵抗が得られるように選択することができる。例えば、10kVの阻止電圧を有するデバイスでは、ドリフト層120は、約100μmの厚さおよび約2×1014cm-3のドーピング濃度を有することができる。
【0039】
コレクタ122は成長基板とすることができ、いくつかの実施形態では、2H、4H、6H、3Cおよび/または15Rのポリタイプのオン軸(on−axis)またはオフ軸(off−axis)炭化ケイ素のバルク単結晶を含むことができる。コレクタ122は、約1×1018cm-3から約5×1020cm-3のドーピング濃度を有することができる。いくつかの実施形態では、ドリフト層120は、バルク単結晶4H−SiCまたは6H−SiCの基板を備えることができ、コレクタ122は、ドリフト層120上に注入領域またはエピタキシャル領域を備えることができる。
【0040】
ベース層118上に、第1の導電型を有し低濃度ドープされたバッファ層116が形成され、バッファ層116上に、第1の導電型を有するエミッタメサ114が形成される。バッファ層116とベース層118とが反対の導電型を有するので、冶金p−n接合部J1が、バッファ層116とベース層118の間の界面に形成される。バッファ層116は、ベース層よりも低いドーピング濃度を有することができ、その結果、p−n接合部J1の空乏領域はバッファ層116の中へと十分遠く延びて、バッファ層116のかなりの部分を空乏化できるようになる。
【0041】
バッファ層116は、エミッタメサ114近傍のメサ段差128を含む。バッファ層116内のメサ段差128は、メサコーナー部に段差を設けることによって、エミッタ/ベースコーナー部での電流集中を低減することができる。さらに、メサ段差128は、ベース電流をバッファ層116の表面から撤退させることができる抵抗増大をもたらすことができる。
【0042】
メサ段差128は、ベース層118の上面の、低濃度でドープされたバッファ層116を選択的にエッチングすることによって形成することができる。例えば、バッファ層116は、約0.3μmから約0.5μmの厚さを有するエピタキシャル層としてベース層118上に形成することができる。バッファ層116は、約1×1016cm-3から約5×1017cm-3のドーピング濃度、具体的には約1×1017cm-3のドーピング濃度を有することができる。バッファ層116は、マスキング及び異方性エッチングされて、約0.3μmの厚さまでバッファ層116の一部分の厚さを低減することができる。メサ段差128の高さ(h)は、約0.4μm以下とすることができ、いくつかの実施形態では約0.3μm以下とすることができる。メサ段差128は、エミッタメサ114の側壁114Aから約2μm以上の距離(d1)に配置することができる。
【0043】
第2の導電型を有し、高濃度でドープされたベースコンタクト領域126(例えば、約1×1019cm-3を超える)は、例えばエピタキシャル再成長によって形成することができ、その上にベースオーミックコンタクト127を形成することができる。ベースコンタクト領域126は、バッファ層116を貫通し、かつ/またはそれに隣接してベース層118の中へと延びる。コレクタ122上にコレクタオーミックコンタクト125が形成される。n型およびp型の炭化ケイ素へのオーミックコンタクトの形成は、当技術分野でよく知られている。
【0044】
バッファ層116の、段差128を形成するためにエッチングされる部分は、ベース層118とバッファ層116との間の冶金接合部J1のビルトイン電位によって完全に空乏化される厚さまでエッチングすることができる。つまり、バッファ層116のドーピングは、接合部J1のビルトイン電位によってバッファ層116のエッチングされた部分を完全に空乏化する厚さと一緒に選択することができる(しかし、いくつかの実施形態では、バッファ層116の一部分が部分的にしか空乏化されないこともある)。
【0045】
バッファ層116の一部分が接合部J1のビルトイン電位によって空乏化されるので、バッファ層116は、メサ段差128をエッチングするためのエッチングストッパの働きをすることができる。つまり、エッチング面に探針を当て、ある電圧をエッチング中にそのエッチング面に印加することによって、エッチングの深さ制御を行うことができる。印加電圧に応じて探針を通過する電流のレベルは、エッチングされる層のキャリア濃度が変化するにつれて変化する。
【0046】
いくつかの実施形態では、ベース/バッファ接合部J1のビルトイン電位によってバッファ層116の厚い部分が部分的にしか空乏化されなくても、エミッタ/ベースコーナー部に集中する電流を低減することができる。
【0047】
いくつかの実施形態では、エミッタメサ114上に任意選択の局所エミッタコンタクト領域112を形成することができる。局所エミッタコンタクト領域112上に、エミッタコンタクト123を形成することができる。局所エミッタコンタクト領域112は、エミッタメサ114の幅よりも小さい幅を有することができる。すなわち、局所エミッタコンタクト領域112の、メサ段差128に面する縁部は、エミッタメサ114の縁部から横方向に間隔を置いて配置される。いくつかの実施形態では、局所エミッタコンタクト領域112の縁部は、エミッタメサ114の側壁114Aから2μmを超える距離(d2)に配置されて、エミッタメサ114の側壁114Aから横方向に間隔を置いて配置された電流伝導経路を形成する。
【0048】
局所エミッタコンタクト領域112は、それとの良好なオーミックコンタクトを得るために高濃度でドープすることができ(例えば、約1×1019cm-3を超える)、エミッタメサ114のドーピングは、約2×1018cm-3未満とすることができる。
【0049】
エミッタメサ114の横方向抵抗により、オン状態でのコレクタ電流は、エミッタメサ114の側壁114Aから伝導することができ、それによって、エミッタメサ114の側壁114Aに沿った界面トラップの発生が潜在的に低減することができる。
【0050】
本発明の別の実施形態が図3に示されている。そこに示されたように、エミッタメサ114の上面および側面に第2の導電型材料からなる任意選択の導電層224を形成することができる。導電層224は、高濃度でドープすることができる。その一方の端部で、導電層224は、エミッタコンタクト123とのオーミックコンタクトを形成することができる。他方の端部では、導電層224は、エミッタメサ114とメサ段差128との間のバッファ層116上で終端する。導電層224は、ベース層118から注入されたキャリア(例えば、ベース118がp型の場合にはホール)に対するシンクとしての働きをし、それによって、このようなキャリアが、エミッタ114によって供給された反対の導電型のキャリア(例えば電子)と再結合する確率が低減する。
【0051】
導電層224は、エピタキシャル再成長によって例えば、ベースコンタクト領域126が形成されるときと同じタイプに形成することができる。再成長エピタキシャル層は選択的にエッチングして、再成長エピタキシャル材料の一部をエミッタメサ114上に残すことができる。
【0052】
図4Aおよび図4Bは、同じウェハ上に製造された従来の構造を有するBJTと、本発明の実施形態による構造を有するBJTとの各電流劣化挙動を比較している。具体的には、図4Aは、従来のSiC BJT構造の電流−電圧特性を、5分間のIc=2AおよびIb=50mAの電流ストレスの前(曲線402)および後(曲線404)で示す。図4Aには顕著な電流劣化が認められる。
【0053】
図4Bは、いくつかの実施形態による、メサ段差、導電層および局所エミッタを含むSiC BJT構造の電流−電圧特性(曲線406)を示す。この構造では、20分間のIc=3AおよびIb=100mAの電流ストレスの後でも顕著な劣化が認められない。
【0054】
図5および図6は、本発明の様々な実施形態を用いることができる別のタイプのデバイスを示す。それぞれの場合で、このデバイスは、ドリフト層およびバッファ層を含み、このバッファ層はメサ段差を含む。図5および図6の実施形態に示されたように、デバイスのドリフト層はp型またはn型とすることができ、バッファ層および埋込み接合部は反対の導電型(すなわちn型またはp型)を有することができる。
【0055】
図5は、いくつかの実施形態によるn型ゲートターンオフ(GTO)サイリスタ300を示す。GTO 300は、p型層322上にn型ドリフト層320を含む。n型ドリフト層320上にp型層318が形成される。p型層318上に、メサ段差328を含むn型バッファ層316が形成される。n型バッファ層316上にn型メサ314が形成され、n型メサ314上にはn+コンタクト層312が形成される。バッファ層316は、メサ314の側壁を通り過ぎてp型層318の上に延びるメサ段差328を形成する。メサ314の側壁上にはp型導電層324があり、バッファ層316と接触する。カソードコンタクト323が、n+コンタクト層312ならびに導電層324とのオーミックコンタクトを形成する。p型層322上にアノードコンタクト325がある。図5には示されていないが、p型層322上にゲートコンタクトを形成することができる。
【0056】
図6は、いくつかの実施形態による、n+ドレイン層422上にn型ドリフト層420を含むUMOSFET(U字形金属酸化膜半導体電界効果トランジスタ)構造400を示す。n+ドリフト層420上にp型ボディ層418が形成される。p型ボディ層418上に、メサ段差428を含むn型バッファ層416が形成される。n型バッファ層416上にn型ソースメサ414が形成される。バッファ層416は、ソースメサ414の第1の側壁を通り過ぎてp型ボディ層418の上に延びるメサ段差428を形成する。ソースメサ414の第1面と反対の第2面上にゲート酸化物432が形成され、ゲート酸化物432上にはゲート電極430がある。ソースメサ414上にソースオーミックコンタクト423があり、n+ドレイン層422上にドレインオーミックコンタクト425がある。
【0057】
図7Aから7Dは、いくつかの実施形態による半導体デバイスの形成を示す断面図である。図7Aを参照すると、第1の導電型を有するコレクタ層122上に、第1の導電型を有するドリフト層120がエピタキシャル半導体層として形成される。コレクタ層122は、例えばn+炭化ケイ素基板とすることができる。ドリフト層120上に、第1の導電型と反対の第2の導電型を有するベース層118が形成される。ベース層118上に、第1の導電型を有し低濃度でドープされたバッファ層116が形成される。バッファ層116は、ベース層118よりも低いドーピング濃度を有し、ベース層118とp−n接合部を形成する。
【0058】
図7Bを参照すると、マスク170がバッファ層116上に形成され、バッファ層116の一部分を露出するように選択的にパターニングされる。次に、このバッファ層は、例えば反応性イオンエッチング175を用いてエッチングされてメサ段差128が形成され、メサ段差128はバッファ層の、第1の厚さを有する第1の部分と、バッファ層の、第1の厚さよりも薄い第2の厚さを有する第2の部分とを画定する。
【0059】
図7Cを参照すると、マスク170が除去され、バッファ層の第1の部分上に、第1の導電型を有するエミッタメサ114が形成される。エミッタメサ114は、例えばマスキングおよびエピタキシャル再成長によって形成することができる。いくつかの実施形態では、エミッタメサは、エピタキシャル層をマスキングしエッチングすることによって形成することができる。エミッタメサ114は、メサ側壁114Aを有する。エミッタメサ114は、バッファ層の第1の部分を部分的に露出し、メサ側壁114Aは、メサ段差128から横方向に間隔を置いて配置される。メサ114上に、第1の導電型を有する局所的なエミッタコンタクト領域112が形成される。局所エミッタコンタクト領域112は、メサ側壁114Aから間隔を置いて配置することできる。
【0060】
図7Dを参照すると、エミッタメサ114の側壁114A上に導電層224を形成することができる。導電層224は、第2の導電型を有することができ、バッファ層116から局所エミッタコンタクト領域112まで延びることができる。高濃度でドープされたベースコンタクト領域126をベース層118と接触して設けることができる。導電層224およびベースコンタクト領域126は、例えばマスキングおよびエピタキシャル再成長によって形成することができる。オーミックコンタクト123、125および127は、それぞれ局所エミッタコンタクト領域112、コレクタ層122およびベースコンタクト層127の上に形成することができる。
【0061】
図面および明細書では、本発明の典型的な好ましい実施形態を開示しており、特殊な用語が用いられているが、これらは限定の目的ではなく、一般的および説明的な意味でのみ使用され、本発明の範囲は添付の特許請求の範囲に記載されている。
【特許請求の範囲】
【請求項1】
第1の導電型を有するコレクタと、
前記コレクタ上の、前記第1の導電型を有するドリフト層と、
前記ドリフト層上の、前記第1の導電型と反対の第2の導電型を有するベース層と、
前記ベース層上の、前記第1の導電型を有し前記ベース層とp−n接合部を形成するバッファ層であって、前記ベース層のドーピング濃度よりも低いドーピング濃度を有するバッファ層と、
前記バッファ層上の、前記第1の導電型を有し側壁を有するエミッタメサと
を備え、
前記バッファ層は、前記エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を備え、前記エミッタメサの下の前記バッファ層の第1の厚さは、前記メサ段差外側の前記バッファ層の第2の厚さよりも厚いことを特徴とするバイポーラ接合トランジスタ。
【請求項2】
前記エミッタメサ上の局所エミッタコンタクト領域であって、第1の導電型を有し、前記エミッタメサのドーピング濃度よりも高いドーピング濃度を有し、前記エミッタメサの側壁から横方向に間隔を置いて配置されたエミッタコンタクト領域と、
前記局所エミッタコンタクト領域上のエミッタオーミックコンタクトと
をさらに備えることを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項3】
前記局所エミッタコンタクト領域は、前記エミッタメサの側壁から約2μm以上の間隔で配置されることを特徴とする請求項2に記載のバイポーラ接合トランジスタ。
【請求項4】
前記エミッタメサの側壁上の、前記局所エミッタコンタクト領域と前記バッファ層の両方に接触するように延びる導電層をさらに備え、前記エミッタオーミックコンタクトは、前記導電層とオーミックコンタクトを形成することを特徴とする請求項2に記載のバイポーラ接合トランジスタ。
【請求項5】
前記ベース層の中に延びるベースコンタクト領域であって、第2の導電型を有し、前記ベース層のドーピング濃度よりも高いドーピング濃度を有するベースコンタクト領域と、
前記ベースコンタクト領域上のベースオーミックコンタクトと
をさらに備えることを特徴とする請求項3に記載のバイポーラ接合トランジスタ。
【請求項6】
前記ベース層の中に延びるベースコンタクト領域であって、第2の導電型を有し、かつ前記ベース層のドーピング濃度よりも高いドーピング濃度を有するベースコンタクト領域と、
前記ベースコンタクト領域上のベースオーミックコンタクトと
をさらに備えることを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項7】
前記メサ段差は、約0.3μm以下の高さを有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項8】
前記メサ段差は、前記エミッタメサの側壁から約2μm以上の間隔で配置されることを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項9】
前記バッファ層は、前記ベース層のドーピング濃度よりも低いドーピング濃度を有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項10】
前記バッファ層は、前記バッファ層と前記ベース層の間のp−n接合部のビルトイン電位によって前記バッファ層の、前記第2の厚さを有する部分が完全に空乏化されるように選択されたドーピング濃度を有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項11】
前記コレクタ、前記ドリフト層、前記ベース層、前記バッファ層および前記エミッタメサは炭化ケイ素を含むことを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項12】
第1の導電型を有する第1の層と、
前記第1の層上の第2の層であって、前記第1の導電型と反対の第2の導電型を有し、前記第1の層の第1のドーピング濃度よりも高い第2のドーピング濃度を有する第2の層と、
前記第2の層上の、前記第1の導電型を有し前記第2の層とp−n接合部を形成する第3の層であって、前記第2の層の前記第2のドーピング濃度よりも低い第3のドーピング濃度を有する第3の層と、
前記第3の層上の、前記第1の導電型を有し側壁を有するメサと
を備え、
前記第3の層は、前記メサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を備え、前記メサの下の前記第3の層の第1の厚さは、前記メサ段差外側の前記第3の層の第2の厚さよりも厚いことを特徴とする電力半導体デバイス。
【請求項13】
前記メサ上のコンタクト領域であって、第1の導電型を有し、前記メサの第5のドーピング濃度よりも高い第4のドーピング濃度を有し、前記メサの側壁から横方向に間隔を置いて配置されたコンタクト領域と、
前記コンタクト領域上のオーミックコンタクトと
をさらに備えることを特徴とする請求項12に記載の電力半導体デバイス。
【請求項14】
前記メサの側壁上の、前記コンタクト領域と前記第3の層の両方に接触するように延びる導電層をさらに備え、前記オーミックコンタクトは、前記導電層とオーミックコンタクトを形成することを特徴とする請求項13に記載の電力半導体デバイス。
【請求項15】
電子デバイスを形成する方法であって、
第1の導電型を有するドリフト層を設けるステップと、
前記ドリフト層上に、前記第1の導電型と反対の第2の導電型を有する半導体層を設けるステップと、
前記半導体層上に、前記第1の導電型を有するバッファ層を設けるステップと、
前記バッファ層を選択的にエッチングして、前記バッファ層の、第1の厚さを有する第1の部分、および前記バッファ層の、前記第1の厚さよりも薄い第2の厚さを有する第2の部分を画定するメサ段差を形成するステップと、
前記バッファ層の前記第1の部分上にメサを設けるステップであって、前記メサは、前記第1の導電型を有するとともに、前記バッファ層の前記第1の部分を部分的に露出し前記バッファ層の前記メサ段差から横方向に間隔を置いて配置されたメサ側壁を有する、ステップと
を含む電子デバイスを形成する方法。
【請求項1】
第1の導電型を有するコレクタと、
前記コレクタ上の、前記第1の導電型を有するドリフト層と、
前記ドリフト層上の、前記第1の導電型と反対の第2の導電型を有するベース層と、
前記ベース層上の、前記第1の導電型を有し前記ベース層とp−n接合部を形成するバッファ層であって、前記ベース層のドーピング濃度よりも低いドーピング濃度を有するバッファ層と、
前記バッファ層上の、前記第1の導電型を有し側壁を有するエミッタメサと
を備え、
前記バッファ層は、前記エミッタメサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を備え、前記エミッタメサの下の前記バッファ層の第1の厚さは、前記メサ段差外側の前記バッファ層の第2の厚さよりも厚いことを特徴とするバイポーラ接合トランジスタ。
【請求項2】
前記エミッタメサ上の局所エミッタコンタクト領域であって、第1の導電型を有し、前記エミッタメサのドーピング濃度よりも高いドーピング濃度を有し、前記エミッタメサの側壁から横方向に間隔を置いて配置されたエミッタコンタクト領域と、
前記局所エミッタコンタクト領域上のエミッタオーミックコンタクトと
をさらに備えることを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項3】
前記局所エミッタコンタクト領域は、前記エミッタメサの側壁から約2μm以上の間隔で配置されることを特徴とする請求項2に記載のバイポーラ接合トランジスタ。
【請求項4】
前記エミッタメサの側壁上の、前記局所エミッタコンタクト領域と前記バッファ層の両方に接触するように延びる導電層をさらに備え、前記エミッタオーミックコンタクトは、前記導電層とオーミックコンタクトを形成することを特徴とする請求項2に記載のバイポーラ接合トランジスタ。
【請求項5】
前記ベース層の中に延びるベースコンタクト領域であって、第2の導電型を有し、前記ベース層のドーピング濃度よりも高いドーピング濃度を有するベースコンタクト領域と、
前記ベースコンタクト領域上のベースオーミックコンタクトと
をさらに備えることを特徴とする請求項3に記載のバイポーラ接合トランジスタ。
【請求項6】
前記ベース層の中に延びるベースコンタクト領域であって、第2の導電型を有し、かつ前記ベース層のドーピング濃度よりも高いドーピング濃度を有するベースコンタクト領域と、
前記ベースコンタクト領域上のベースオーミックコンタクトと
をさらに備えることを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項7】
前記メサ段差は、約0.3μm以下の高さを有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項8】
前記メサ段差は、前記エミッタメサの側壁から約2μm以上の間隔で配置されることを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項9】
前記バッファ層は、前記ベース層のドーピング濃度よりも低いドーピング濃度を有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項10】
前記バッファ層は、前記バッファ層と前記ベース層の間のp−n接合部のビルトイン電位によって前記バッファ層の、前記第2の厚さを有する部分が完全に空乏化されるように選択されたドーピング濃度を有することを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項11】
前記コレクタ、前記ドリフト層、前記ベース層、前記バッファ層および前記エミッタメサは炭化ケイ素を含むことを特徴とする請求項1に記載のバイポーラ接合トランジスタ。
【請求項12】
第1の導電型を有する第1の層と、
前記第1の層上の第2の層であって、前記第1の導電型と反対の第2の導電型を有し、前記第1の層の第1のドーピング濃度よりも高い第2のドーピング濃度を有する第2の層と、
前記第2の層上の、前記第1の導電型を有し前記第2の層とp−n接合部を形成する第3の層であって、前記第2の層の前記第2のドーピング濃度よりも低い第3のドーピング濃度を有する第3の層と、
前記第3の層上の、前記第1の導電型を有し側壁を有するメサと
を備え、
前記第3の層は、前記メサの側壁の近傍でそこから横方向に間隔を置いて配置されたメサ段差を備え、前記メサの下の前記第3の層の第1の厚さは、前記メサ段差外側の前記第3の層の第2の厚さよりも厚いことを特徴とする電力半導体デバイス。
【請求項13】
前記メサ上のコンタクト領域であって、第1の導電型を有し、前記メサの第5のドーピング濃度よりも高い第4のドーピング濃度を有し、前記メサの側壁から横方向に間隔を置いて配置されたコンタクト領域と、
前記コンタクト領域上のオーミックコンタクトと
をさらに備えることを特徴とする請求項12に記載の電力半導体デバイス。
【請求項14】
前記メサの側壁上の、前記コンタクト領域と前記第3の層の両方に接触するように延びる導電層をさらに備え、前記オーミックコンタクトは、前記導電層とオーミックコンタクトを形成することを特徴とする請求項13に記載の電力半導体デバイス。
【請求項15】
電子デバイスを形成する方法であって、
第1の導電型を有するドリフト層を設けるステップと、
前記ドリフト層上に、前記第1の導電型と反対の第2の導電型を有する半導体層を設けるステップと、
前記半導体層上に、前記第1の導電型を有するバッファ層を設けるステップと、
前記バッファ層を選択的にエッチングして、前記バッファ層の、第1の厚さを有する第1の部分、および前記バッファ層の、前記第1の厚さよりも薄い第2の厚さを有する第2の部分を画定するメサ段差を形成するステップと、
前記バッファ層の前記第1の部分上にメサを設けるステップであって、前記メサは、前記第1の導電型を有するとともに、前記バッファ層の前記第1の部分を部分的に露出し前記バッファ層の前記メサ段差から横方向に間隔を置いて配置されたメサ側壁を有する、ステップと
を含む電子デバイスを形成する方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【公表番号】特表2011−503871(P2011−503871A)
【公表日】平成23年1月27日(2011.1.27)
【国際特許分類】
【出願番号】特願2010−533058(P2010−533058)
【出願日】平成20年9月8日(2008.9.8)
【国際出願番号】PCT/US2008/010538
【国際公開番号】WO2009/061340
【国際公開日】平成21年5月14日(2009.5.14)
【出願人】(592054856)クリー・インコーポレーテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
【公表日】平成23年1月27日(2011.1.27)
【国際特許分類】
【出願日】平成20年9月8日(2008.9.8)
【国際出願番号】PCT/US2008/010538
【国際公開番号】WO2009/061340
【国際公開日】平成21年5月14日(2009.5.14)
【出願人】(592054856)クリー・インコーポレーテッド (468)
【氏名又は名称原語表記】CREE INC.
【Fターム(参考)】
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