【課題】半導体基板１０１の裏面から半導体基板１０１の表面にある金属配線１０８ｂまで至るよう形成されたビアホール１１６を有する半導体基板１０１と半導体基板１０１の表面にありビアホール１１６によって半導体基板１０１の表面に開口部を有する位置にある金属配線１０８ｂとの密着性を向上させた半導体装置１００の構造およびその製造方法を提供する。
【解決手段】半導体基板上に形成された金属層と、前記金属層の下に前記半導体基板と前記金属層が合金化反応して形成された合金化反応層と、前記半導体基板の裏面側から前記金属層または前記合金化反応層に至るよう形成されたビアホールとを備えることを特徴とする。 （もっと読む）

【課題】 ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、エミッタ層とエミッタコンタクト層との間に形成される遷移層に起因する電流利得率の低下を防止する。
【解決手段】 ＧａＡｓ基板上に少なくともコレクタ層、ＧａＡｓベース層、ＩｎＧａＰエミッタ層、ＧａＡｓエミッタコンタクト層、及びノンアロイ層がエピタキシャル成長によって順次形成されたヘテロ接合バイポーラトランジスタ用エピタキシャルウェハにおいて、前記ＩｎＧａＰエミッタ層と前記ＧａＡｓエミッタコンタクト層との間に、前記ＩｎＧａＰエミッタ層よりも低Ｉｎ組成のＩｎ_xＧａ_1-xＰ層の薄膜層が形成されていることを特徴とする。 （もっと読む）

【課題】多重型トランジスタ半導体構造を提供すること。
【解決手段】半導体構造が２つの異なった部分を用いて形成される。第１の部分は第１のトランジスタを形成し、第２の部分は第２のトランジスタを形成する。第１のトランジスタの複数の部分が第２のトランジスタの複数の部分をも構成する。すなわち、第１のトランジスタ及び第２のトランジスタの両方が、同一の構造における複数の部分により構成される。 （もっと読む）

【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。 （もっと読む）

【課題】従来の製造方法においては、オーバーエッチングによりコンタクト底部の表面荒れが引き起こされ、それにより半導体装置の特性ばらつきが増大してしまう。
【解決手段】Ｐ型シリコン基板１に形成されたトレンチの底部に設けられたコレクタ領域４を有するバイポーラトランジスタを形成する。Ｐ型シリコン基板１上に層間絶縁膜２３を形成する。トレンチの上部の層間絶縁膜２３を途中までエッチングすることにより、コレクタコンタクト用開口の一部３０を形成する。トレンチの上部の層間絶縁膜２３を上記底部に達するまでエッチングすることにより、コレクタコンタクト用開口の残りの部分３２を形成する。コレクタコンタクト用開口の残りの部分３２の形成は、エミッタコンタクト用開口２５およびベースコンタクト用開口２７の形成と同時に実行される。 （もっと読む）

【課題】エッチングストッパ層を有するエピタキシャルウェハの、ＩｎＧａＰ結晶を用いたエッチングストッパ層を５ｎｍよりも薄膜化し、かつ薄膜化してもＩｎＧａＰ層表面で選択エッチングによるエッチングストップが可能なエピタキシャルウェハ及び電子デバイス並びにIII−Ｖ族化合物半導体結晶の気相エピタキシャル成長法を提供するものである。
【解決手段】本発明のエピタキシャルウェハは、半絶縁性化合物半導体基板１上に、III−Ｖ族化合物半導体結晶のエピタキシャル層２を設けたものであり、エピタキシャル層２がエッチングストッパ層を有し、かつ、そのエッチングストッパ層を結晶状態が不規則構造のＩｎＧａＰ混晶層３で構成したものである。 （もっと読む）

【課題】結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成する。
【解決手段】絶縁層１２上に配置された半導体層１３の薄膜ＳＯＩ形成領域Ｒ１に第１半導体層２１および第２半導体層２２を選択的に形成し、第２半導体層２２を半導体層１３上で支持する支持体２７を形成してから、第１半導体層２１をエッチング除去して、半導体層１３と第２半導体層２２との間に空洞部３０を形成し、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する。 （もっと読む）

【課題】ＨＥＭＴやＨＢＴなど高速なトランジスタのＩＣ化やＭＭＩＣ化などにおいて、トランジスタの寄生容量を効果的に抑制し、かつ製造歩留良く、基板と素子表面との同電位化を図るビアを形成する事ができる半導体装置及びその製造方法を提供する。
【解決手段】トランジスタ素子領域の直下の領域のバッファ層を、選択的なエッチングによって除去して空洞領域を形成することで低誘電率化を図って高速動作を可能とし、またトランジスタ素子領域がある表面側からビアを形成して導電性基板と導通を図ることで、回路動作の安定化を製造歩留の低下を抑制して可能にする。 （もっと読む）

本発明は、シリコンからなる基板および半導体本体を備え、エミッタ領域(１)、ベース領域(２)およびコレクタ領域(３)を有するバイポーラトランジスタを具え、前記エミッタ領域(１)、前記ベース領域(２)および前記コレクタ領域(３)の伝導型が、適切なドーピング原子の提供により、それぞれｎ型、ｐ型、そしてｎ型である半導体デバイス(１０)であって、前記ベース領域(２)が、シリコンおよびゲルマニウムの混晶を有し、前記ベース領域(２)は、前記エミッタ領域(１)よりも低いドーピング濃度を有し、かつ前記エミッタ領域(１)よりも小さい厚さを有する、シリコンからなる中間領域(２２)によって、前記エミッタ領域(１)から分離され、前記エミッタ領域(１)が、シリコンおよびゲルマニウムの混晶を有し、前記中間領域(２２)から離れたエミッタ領域(１)のサイドに位置決めされるサブ領域を具える半導体デバイスに関する。本発明によれば、シリコンおよびゲルマニウムの混晶を有する前記サブ領域は、実質的に、前記エミッタ領域(１)の全体を通って、前記中間領域(２２)との界面まで延在し、かつ前記エミッタ領域(１)のドーピング原子が、ヒ素原子であることを特徴とする。そのようなデバイスは、中間領域で、または、その範囲内で、非常に急勾配のｎ型ドーピングプロファイル(５０)および非常に急勾配のｐ型ドーピングプロファイル(２０)を有し、したがって、高カットオフ周波数(fr)を備える、優れた高周波挙動を有する。好ましくは、前記エミッタ領域(１)は、その上半部において、ヒ素注入(Ｉ)によってドープされ、最後のドーピングプロファイルはＲＴＡの後に形成される。本発明は、本発明に従うデバイス(１０)の製造方法もまた具える。
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【課題】 ヘテロ接合半導体素子と別の半導体素子とが同一基板上に集積され、かつ、この別の半導体素子の電極取り出し構造が改良された半導体装置及びその製造方法を提供すること。
【解決手段】 前記別の半導体素子の一例である抵抗素子２０を構成する抵抗層１１を、イオン注入法または不純物拡散法によって半絶縁性基板１内に形成する。次に、サブコレクタ層２、コレクタ層３、ベース層４、エミッタ層５、そしてエミッタキャップ層６の構成材料層を、基板１の全面にエピタキシャル成長法によって形成する。次に、これらの一部をメサ構造に加工して、ＨＢＴ１０を形成する。一方、抵抗素子２０の素子電極１４、１５を高い位置で取り出すための導電層１２、１３を、サブコレクタ層２の構成材料層４２のパターニングによって形成し、素子電極１４、１５をこの上に形成する。次に、ＢＣＢなどの平坦化膜３０を形成し、これを介して配線３１、３２を形成する。 （もっと読む）

【課題】 加工性に優れ、かつオン抵抗（Ｒｏｎ）を増大させず、高性能なヘテロ接合バイポーラトランジスタ、およびその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラトランジスタは、ｎ型のＧａＡｓから成るサブコレクタ層２と、サブコレクタ層２より低不純物濃度のｎ型のＧａＡｓから成る第２のコレクタ層４との間に、第２のコレクタ層４のエッチング工程において用いられるエッチング液に対して耐性をもち、且つ第２のコレクタ層４との接合において電子の伝導を妨げない第１のコレクタ層３が形成されている。 （もっと読む）

【課題】 ベース・コレクタ間容量及びベースコンタクト抵抗を共に減少させて、高周波特性等の特性の向上を図ることができる、ヘテロ接合型半導体装置及びその製造方法を提供すること。
【解決手段】少なくともコレクタ層３とベース層４とエミッタ層５とからなる積層体を有するヘテロ接合型バイポーラトランジスタ２４ａであって、エミッタキャップ層６、エミッタ層５及びコレクタ層３がアンダーカット形状をなし、各アンダーカット部に有機絶縁膜９Ａ、９Ｂが充填されていると共に、エミッタ電極７に対して自己整合的に形成されたベース層４の側面から上面の一部にかけてベース電極１２が全方向蒸着後のリフトオフによって形成されている、ヘテロ接合型バイポーラトランジスタ２４ａ。 （もっと読む）

【課題】 ベース・コレクタ寄生容量を低減するために、半導体装置のベースパッドのレイアウト構造を提供するとともに、それを利用した３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法を提供する。
【解決手段】 半導体基板１１１に対して、＜０１−１＞方向または＜０１１＞方向に整列されたベース領域１２２ｃと、前記ベース領域１２２ｃに対して所定の角度で傾いたベースパッド領域１２２ａと、＜０１０＞方向に整列されるとともに、前記ベース領域１２２ｃと前記ベースパッド領域１２２ａとを連結するベースフィーディング領域１２２ｂとから成るベースパッドのレイアウト構造を、３段メサ構造のヘテロ接合型バイポーラトランジスタの製造時に利用して、ベース・コレクタ容量を低減すると同時に、トランジスタの高速化を実現する。 （もっと読む）

本発明は、標準的な浅いトレンチ分離作製方法を適用してバイポーラートランジスターを作製するための方法を提供するものであり、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２９）又は横型バイポーラートランジスター（４９）と、第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成する。更に本作製方法は、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２７）、第三トレンチの中に横型バイポーラートランジスター（４９）、及び第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成することもある。
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本発明は、フォトリソグラフィ技術を適用することなく、ベース領域（７）に自己整合で形成されるベース接続領域（２３）を有するヘテロ接合バイポーラトランジスタを製造する方法を提供する。更に、コレクタ接続領域（３１）及びエミッタ領域（２９）が、フォトリソグラフィ技術を適用することなく、同時に形成され、ベース接続領域に自己整合される。
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バイポーラトランジスタ１２０は、基板１と、前記基板１の上に形成され、シリコンからなるシリコンバッファ層１０９と、前記シリコンバッファ層１０９の上に形成され、シリコンと少なくともゲルマニウムを含み、前記シリコンに対する前記ゲルマニウムの成分の組成比が厚み方向に変化する組成比傾斜ベース層１１１と、を有する真性ベース領域１１と、前記基板１の上に前記シリコンバッファ層１０９と並んで形成され、シリコンからなる外部ベース形成層１１３を有する外部ベース領域１２と、を備え、前記外部ベース形成層１１３の厚みが、４０ｎｍ以上である。
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【課題】 半導体層間の接合の端面におけるリーク電流を抑え、かつ、水分の侵入や放熱不足の問題を解消できるパッシベーション膜を備えたヘテロ接合半導体装置及びその製造方法を提供すること。
【解決手段】 半絶縁性基板１の上にメサ構造に加工した半導体層２〜６を形成する。エミッタメサおよびベース・コレクタメサの端部に凹部１１および１２を形成し、これらの凹部にそれぞれ絶縁性有機膜１３および１４を形成して、エミッタ層５の端面とベース層４との界面、およびベース層４とコレクタ層３との界面を絶縁性有機膜で被覆する。さらに、半導体層２〜６を被覆する緻密な無機パッシベーション膜１５を、例えばプラズマＣＶＤ法による窒化シリコン膜によって形成し、開口部に電極７〜９を形成する。ＨＢＴ１０では、接合の端面が絶縁性有機膜１３および１４によって被覆されているので、接合部にプラズマダメージが生じることはない。 （もっと読む）

【課題】縦構造のバイポーラトランジスタを用い、コレクタの電極取り出しを基板の裏面側で行うことで、バイポーラトランジスタのデバイス面積を縮小化するとともに高速動作化を可能とする。
【解決手段】バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一基板１０に搭載した半導体集積回路装置１であって、バイポーラトランジスタ１００は、エミッタ層１２０、ベース層１１０、コレクタ層１３０が基板１０主面に対して垂直方向に配列されたものからなり、ベース層１１０に接続されるベース取り出し電極１１１が基板１０の主面側に設けられ、エミッタ層１２０に接続されるエミッタ取り出し電極１２１が基板１０の主面側に設けられ、コレクタ層１３０に接続されるコレクタ取り出し電極１３１が基板１０の主面とは反対の裏面側に設けられたものである。 （もっと読む）

【課題】 寄生容量及び寄生抵抗の低減を図ることにより、高周波特性の向上を図ることができる、光電子集積素子及びその製造方法を提供することにある。
【解決手段】 光電子集積素子１００は、基板１１０と、基板１１０の上方に設けられ、第１ミラー１２０と、活性層１２２と、第２ミラー１２４と、を含む面発光型半導体レーザ１００Ｖと、面発光型半導体レーザ１００Ｖの上方に設けられ、少なくとも光吸収層１４２を含むフォトダイオード１００Ｐと、基板１１０の上方に設けられたバイポーラトランジスタ１００Ｂと、を含む。バイポーラトランジスタ１００Ｂは、第１ミラー１２０、活性層１２２、第２ミラー１２４、及び光吸収層１４２のそれぞれと同一の半導体層を含む。 （もっと読む）

【課題】ＡｌもしくはＩｎを含む化合物半導体層の上に積層されたＡｌもしくはＩｎを含まない化合物半導体層を選択的に除去する工程において、アンダーカットが生じず、且つ、孤立パターン部と密集パターン部における加工形状差の生じにくい、ドライエッチング方法を提供する。
【解決手段】前記ドライエッチング工程にて、エッチング装置の下部電極温度を１０℃以下に制御しドライエッチングを行うことにより、副生成物の揮発を抑制し、より安定した側壁保護効果が得られ、疎部、密部における加工形状差の少ない均一なエッチング形状が得られる。また、副生成物は温度の低い基板へ選択的に堆積するためドライエッチング装置のチャンバー内には付着せず、デポ生成ガスを使用した場合のデメリットである、雰囲気変動およびパーティクルの発生による、メンテサイクルの短命化を回避できる。 （もっと読む）