【課題】ＡｌもしくはＩｎを含む化合物半導体層の上に積層されたＡｌもしくはＩｎを含まない化合物半導体層を選択的に除去する工程において、アンダーカットが生じず、且つ、孤立パターン部と密集パターン部における加工形状差の生じにくい、ドライエッチング方法を提供する。
【解決手段】前記ドライエッチング工程にて、エッチング装置の下部電極温度を１０℃以下に制御しドライエッチングを行うことにより、副生成物の揮発を抑制し、より安定した側壁保護効果が得られ、疎部、密部における加工形状差の少ない均一なエッチング形状が得られる。また、副生成物は温度の低い基板へ選択的に堆積するためドライエッチング装置のチャンバー内には付着せず、デポ生成ガスを使用した場合のデメリットである、雰囲気変動およびパーティクルの発生による、メンテサイクルの短命化を回避できる。 （もっと読む）

【課題】 微小開口の孔の形成が容易で、断線が発生しにくく、且つオーバーエッチングによる電極等の再付着現象を発生させないようにする。
【解決手段】 有機系の第２の絶縁層２２を珪素系の第１の絶縁層２１と第３の絶縁層２３で挟んで絶縁膜２０を形成し、その絶縁膜に対して、異方性エッチングと異方性の強いエッチングを交互に繰り返すことにより、第２の絶縁層２２部分に段部２９を有し、基板側に向かって凸型の孔３０を形成し、回路素子１の電極１ａと絶縁膜表面との間を接続する配線部として蒸着される導電材が、段部２９に堆積する導電材を介して一体化するようにしている。 （もっと読む）

【課題】 外部ベース注入部、外部ベース・シリサイド及びエミッタが互いに自己整合された、自己整合型バイポーラ・トランジスタを提供すること。
【解決手段】 基板（１０）内のコレクタ（１２）と、コレクタの上にある内部ベース（１４）と、内部ベースに隣接した外部ベースと、内部ベースの上にあるエミッタ（１３０）とを含むバイポーラ・トランジスタ、及びトランジスタを形成する方法が開示される。外部ベースは、断面から見たときに、内部ベースと隣接した外部ベース注入領域（８２、１７２、１９２）を含む。トランジスタは、内部ベースの上の基板上に、エミッタの下部のためのエミッタ・ペデスタル（５０）をパターン形成することによって形成される。エミッタ・ペデスタルによって保護されない領域内に、外部ベースが形成される。その後、エミッタ、関連したスペーサ（１８０）及びシリサイド領域（２２０）が形成される。シリサイド、外部ベース及びエミッタは、全て互いに自己整合される。 （もっと読む）

本発明は、基板を有し、この基板内に形成されたコレクタ（Ｋ）を有し、このコレクタの上に配置されたベース層に形成された単結晶のベース（Ｂ）を有し、このベースの上に配置された単結晶のエミッタ層（ＥＳ）を有する、改善されたバイポーラトランジスタに関する。本発明によれば、エミッタ層の構造は中間層（ＺＳ）によって改善され、この中間層はエミッタ層とベースとの間に配置され、この中間層はエッチングストップ層として形成される。有利にはシリコンに対して選択的にエッチング可能なエピタキシャルに成長されるシリコンカーバイド層が利用される。
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本発明はバイポーラトランジスタを形成する方法に関するものであり、この方法は次の工程を含む。すなわち、この方法は、第１導電型（ｎ）のコレクタ領域（２５）を含む半導体基板（１）を設ける工程であって、このコレクタ領域が基板に埋め込まれ、かつコレクタ領域の上面が露出する構成の工程と、単結晶ベース領域（３０；３２；１２０）を設ける工程と、第２導電型（ｐ）のベース接続領域（４０；１６０）をベース領域（３０；３２；３４；１２０，１３０）の上に設ける工程と、絶縁領域（３５；３５’’；１７０）をベース接続領域（４０；１６０）の上に設ける工程と、開口（Ｆ）を絶縁領域（３５；３５’’；１７０）及びベース接続領域（４０；１６０）に形成してベース領域（３０；３２；３４；１２０，１３０）を少なくとも一部露出させる工程と、絶縁サイドウォールスペーサ（５５’；８０；１８０）を開口に設けてベース接続領域（４０；１６０）を絶縁する工程と、単結晶エミッタ層（６０ａ）がベース領域（３０；３２；３４；１２０，１３０）の上に、そして多結晶エミッタ層（６０ａ）が絶縁領域（３５；３５’’；１７０）及びサイドウォールスペーサ（５５’；８０；１８０）の上に形成される構成のエミッタ層（６０ａ，６０ｂ）を異なる構造に成長させてパターニングする工程と、そして熱処理工程を実施する工程と、を含む。
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【課題】 高性能のバイポーラ・デバイスおよびその製造方法を提供する。
【解決手段】 バイポーラ・デバイスにおいて電荷キャリアの移動度を増加させる方法は、該デバイス内に圧縮歪みを生じさせて、該デバイスの内部ベースにおける正孔移動度を増加させるステップと、該デバイス内に引っ張り歪みを生じさせて、該デバイスの該内部ベースにおける電子移動度を増加させるステップと、を含む。圧縮歪みおよび引っ張り歪みは、デバイスの内部ベースの近傍に応力層を形成することによって生じさせる。応力層は、少なくとも一部が、デバイスのエミッタ構造体に隣接して、該デバイスのベース層内に埋め込まれる。応力層は、内部ベースと異なる格子定数を有する。 （もっと読む）

例示的一実施例によれば、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）などのバイポーラトランジスタは、上面（３２４）を有するベース（３２７）を備える。ＨＢＴは、ベースの上面に位置する、第１の内部スペーサ（３１７）および第２の内部スペーサ（３１８）をさらに備える。ＨＢＴは、ベース（３２７）の上面（３２４）の上に、第１の内部スペーサ（３１７）に隣接する第１の外部スペーサ（３２７）および第２の内部スペーサ（３１８）に隣接する第２の外部スペーサ（３２８）をさらに備える。この例示的実施例によれば、ＨＢＴは、第１および第２の内部スペーサ（３１７、３１８）の間に位置するエミッタ（３２６）をさらに備える。ＨＢＴは、第１および第２の外部スペーサ（３２７、３２８）の上に位置する中間酸化層（３１６）をさらに含んでもよい。ＨＢＴは、前記中間酸化層（３１６）の上に位置するアモルファス層（３２１）をさらに含んでもよい。ＨＢＴは、アモルファス層（３２１）の上に反射防止膜層（３２２）をさらに含んでもよい。
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【課題】 従来では、エミッタ取り出し電極上のコンタクトホールが、エミッタ領域の直上部から離間して形成されていた。そのため、エミッタ−ベース間の寄生容量及びベース−コレクタ間の寄生容量が増大し、高周波特性が悪化するという問題があった。
【解決手段】 本発明では、コンタクトホール２０が、エミッタ領域１２の直上部に配置されているので、エミッタ取り出し電極１４を微細化することができる。また、コンタクトホール２１もエミッタ領域１２側へと配置することができ、ベース取り出し電極１３の延在長も短くすることが出来る。そのことで、エミッタ−ベース間の寄生容量及びベース−コレクタ間の寄生容量を低減することができ、素子の高周波特性を向上させることができる。 （もっと読む）

【課題】 従来では、半導体層表面に堆積された絶縁層にコンタクトホールを形成する際に、半導体層表面に耐エッチング膜としての絶縁膜を形成することで、製造工程が煩雑となり、また、余計な製造コストが掛かるという問題があった。
【解決手段】 本発明では、コレクタ領域の拡散領域４表面のシリコン酸化膜８、ＴＥＯＳ膜９、２０をエッチングする工程と、ベース取り出し電極１６表面のＴＥＯＳ１２、２０膜をエッチングする工程とを別工程とする。そして、露出した拡散領域４表面及びベース取り出し電極１６表面にコバルトシリサイド膜２１を形成する。コバルトシリサイド膜２１をコンタクトホール２５、２６、２７を形成する際の、耐エッチング膜として用いることで、オーバーエッチングを防ぐことができる。 （もっと読む）

【課題】 作製が容易で広い温度範囲で高速動作するホットエレクトロントランジスタを提供すること
【解決手段】 窒化物系半導体から構成されたコレクタ層１０７、コレクタ障壁層１０６、ベース層１０５、アンドープ第１エミッタ障壁層１１５およびエミッタ層１０２を順に備えた半導体素子であって、コレクタ層１０７、ベース層１０５およびエミッタ層１０２は、それぞれ、ｎ型半導体から構成されており、第１エミッタ障壁層１１５は、エミッタ層１０２とベース層１０５との間に配置されており、第１エミッタ障壁層１１５のバンドギャップは、エミッタ層１０２のバンドギャップよりも大きく、第１エミッタ障壁層１１５に接してベース電極１１１が形成されている半導体素子。 （もっと読む）

ヘテロ接合バイポーラ・トランジスタ内にゲルマニウム濃縮領域を形成する方法およびゲルマニウム濃縮領域を有するヘテロ接合バイポーラ・トランジスタ。シリコン・ゲルマニウム部分を有するベースが、コレクタの上に形成される。ベースの熱酸化が、熱酸化を受けたシリコン・ゲルマニウム部分の表面上にゲルマニウム濃縮領域を形成させる。エミッタが、ゲルマニウム濃縮部分領域の上に位置して形成される。ゲルマニウム濃縮領域が、改善された高周波／高速動作を含めて、有利な動作特性をヘテロ接合バイポーラ・トランジスタに与える。

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バイポーラデバイスにおいてエピタキシャルベース層を形成する方法。同方法は：活性シリコン領域（１０）に隣接したフィールドアイソレーション酸化物領域（１２）を有する構造を提供するステップと；前記フィールドアイソレーション酸化物領域（１２）上に窒化シリコン／シリコン積層（１４，１６）を形成するステップであって、前記窒化シリコン／シリコン積層（１４，１６）はシリコンの上位層（１４）と窒化シリコンの下位層（１６）とを含む、前記ステップと；階段状シード層を形成するために前記窒化シリコン／シリコン積層（１４，１６）にエッチングを実行するステップであって、前記窒化シリコンの下位層がエッチングされると同時に前記シリコンの上位層が横方向にエッチングされる、前記ステップと；前記階段状シード層および活性領域（１０）とにわたってＳｉ／ＳｉＧｅ／Ｓｉ積層（２０）を成長させるステップと；含む。
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バイポーラトランジスタ及びその製造方法に関する。第１のエピタキシャル層（２３）上への第２の、より高濃度にドープされたエピタキシャル層の成長によって、外部ベース領域（４０）が形成される。第２のエピタキシャル層は上にあるポリシリコンエミッタ台座（２８）の下まで広がり、かつ、この台座（２８）から絶縁される。
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例示的一実施例によれば、基板上に位置するＢｉＦＥＴは、基板の上に位置するエミッタ層部分を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴをさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。
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【課題】 ベース抵抗を低減したバイポーラ・トランジスタを提供する。
【解決手段】 高いｆ_Tおよびｆ_maxを有するバイポーラ・トランジスタ（１００）は、エミッタ（１０４）、ベース（１２０）、およびコレクタ（１１６）を含む。エミッタは、下部（１０８）と、この下部を越えて延在する上部（１１２）とを有する。ベースは、真性ベース（１４０）および外部ベース（１４４）を含む。真性ベースは、エミッタの下部とコレクタとの間に位置する。外部ベースは、エミッタの下部からエミッタの上部を越えて延在し、エミッタの上部の下からエミッタの上部の下よりも外側まで延在する連続導体（１４８）を含む。連続導体は、ベース・コンタクト（図示せず）から固有ベースまでの低電気抵抗の経路を提供する。このトランジスタは、第２の導体（１５２）を含むことができ、これは、エミッタの上部の下に延在せず、これによって、外部ベースを介した電気抵抗を更に低減する。 （もっと読む）

【課題】 オーバエッチングがべ一ス層まで及ぶことがなく、高速化を図ったＨＢＴの製造方法を提供する。
【解決手段】 コレクタ層とベース層が同じエッチング液でエッチングされる材質で形成されている場合において、■基板上にサブコレクタ層、コレクタ層、ベース層及びエミッタ層を積層する工程。
■エミッタ電極及びベース電極を形成しコレクタ層を露出させる工程。
■ベース層の下部を除くコレクタ層の厚さの１／２程度の厚さまでエッチングにより除去し途中でエッチングをストップさせる工程。
■エミッタ電極及びベース電極を含むコレクタ上の所定領域を覆ってマスキングを施す工程。
■ベース電極とサブコレクタ層とに挟まれた部分を含むコレクタ層をサイドエッチングして所望の空隙を形成する工程。
を含んでいる。 （もっと読む）