半導体装置の製造方法
【課題】 従来では、半導体層表面に堆積された絶縁層にコンタクトホールを形成する際に、半導体層表面に耐エッチング膜としての絶縁膜を形成することで、製造工程が煩雑となり、また、余計な製造コストが掛かるという問題があった。
【解決手段】 本発明では、コレクタ領域の拡散領域４表面のシリコン酸化膜８、ＴＥＯＳ膜９、２０をエッチングする工程と、ベース取り出し電極１６表面のＴＥＯＳ１２、２０膜をエッチングする工程とを別工程とする。そして、露出した拡散領域４表面及びベース取り出し電極１６表面にコバルトシリサイド膜２１を形成する。コバルトシリサイド膜２１をコンタクトホール２５、２６、２７を形成する際の、耐エッチング膜として用いることで、オーバーエッチングを防ぐことができる。
【解決手段】 本発明では、コレクタ領域の拡散領域４表面のシリコン酸化膜８、ＴＥＯＳ膜９、２０をエッチングする工程と、ベース取り出し電極１６表面のＴＥＯＳ１２、２０膜をエッチングする工程とを別工程とする。そして、露出した拡散領域４表面及びベース取り出し電極１６表面にコバルトシリサイド膜２１を形成する。コバルトシリサイド膜２１をコンタクトホール２５、２６、２７を形成する際の、耐エッチング膜として用いることで、オーバーエッチングを防ぐことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトホール形成時のオーバーエッチングを防止する技術に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、自己整合型バイポーラトランジスタにおいて、エミッタ引き出し電極表面及びコレクタ引上げ用のＮ＋層表面等に、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積していた。そして、ＨＬＤ膜及びＳｉ３Ｎ４膜の上面に堆積したＢＰＳＧ膜に接続孔を形成する際に、Ｓｉ３Ｎ４膜を耐エッチング膜として用い、オーバーエッチングを防止していたものがあった（例えば、特許文献１参照。）。
【特許文献１】特開平０３−２０５８２５号公報（第３−４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置の製造方法では、エミッタ引き出し電極表面及びコレクタ引上げ用のＮ＋層表面がオーバーエッチングされるのを防ぐために、その表面には、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積していた。先ず、等方性のウェットエッチングを行い、ＢＰＳＧ膜に接続孔を形成していた。その後、同一のレジストマスクを用いてドライエッチングを行い、ＨＬＤ膜及びＳｉ３Ｎ４膜を除去していた。つまり、ウェットエッチングの際の耐エッチング膜として、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積する。そのため、接続孔を形成した後にそれらの膜を除去するという余分な工程が必要となる問題があった。また、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積し、接続孔の形成領域では、それらの膜を除去する必要があり、余計な製造コストが掛かるという問題があった。
【０００４】
また、従来の半導体装置の製造方法では、ＢＰＳＧ膜に接続孔を形成する際に、等方性のウェットエッチングを用いて行っていた。そのため、半導体層表面に対して、水平方向へのエッチング幅も考慮する必要が有り、素子サイズを微細化を図ることが困難となり、高周波特性を向上し難いという問題があった。
【課題を解決するための手段】
【０００５】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層表面からコレクタ領域となる拡散領域を形成し、前記半導体層表面にベース領域が形成される領域に、第１の開口部が設けられた第１の絶縁膜を形成する工程と、前記第１の開口部を埋設するように、第１のシリコン膜及び第２の絶縁膜を順次堆積した後、前記第１の開口部内に第２の開口部が形成されるように、前記第１のシリコン膜及び第２の絶縁膜を選択的に除去する工程と、前記第２の開口部を埋設するように、第２のシリコン膜を選択的に形成した後、前記拡散領域の一部が露出するように前記第１の絶縁膜を選択的に除去する工程と、前記第１のシリコン膜の一部が露出するように前記第２の絶縁膜を選択的に除去する工程とを別工程で行い、露出した前記拡散領域表面及び前記第１のシリコン膜表面に金属シリサイド膜を形成する工程とを有することを特徴とする。従って、本発明では、拡散領域の一部及び第１のシリコン膜の一部を露出させる際に、膜厚が異なる第１の絶縁膜と第２の絶縁膜とを、別々の工程で除去する。この製造方法により、第１のシリコン膜の一部を、確実に露出させることができ、また、拡散領域が形成された半導体層表面が、必要以上にオーバーエッチングされることも防ぐことができる。
【０００６】
また、本発明の半導体装置の製造方法では、前記金属シリサイド膜を形成する工程時に、前記第２のシリコン膜表面に金属シリサイド膜を形成することを特徴とする。従って、本発明では、第２のシリコン膜をエミッタ取り出し電極として用いるが、その表面の金属シリサイド膜を耐エッチング膜として用いる。この製造方法により、第２のシリコン膜表面が、オーバーエッチングされることを防ぐことができる。
【０００７】
また、本発明の半導体装置の製造方法では、前記金属シリサイド膜上面を含む前記半導体層上面に第３の絶縁膜を堆積した後、前記金属シリサイド膜を耐エッチング膜として用い、前記第３の絶縁膜にコンタクトホールを形成する工程を有することを特徴とする。従って、本発明では、第３の絶縁膜にコンタクトホールを形成する際には、拡散領域及び第１のシリコン膜に選択的に形成された金属シリサイド膜を耐エッチング膜として用いる。この製造方法により、半導体層表面及び第１のシリコン膜表面が、オーバーエッチングされることを防ぐことができる。
【０００８】
また、本発明の半導体装置の製造方法では、前記金属シリサイド膜が形成された前記拡散領域の表面、前記第１のシリコン膜表面及び前記第２のシリコン膜表面に、１回のドライエッチング工程で前記コンタクトホールを形成することを特徴とする。従って、本発明では、第３の絶縁膜にコンタクトホールを形成する際には、１回のドライエッチングにより形成することができる。この製造方法により、ウェットエッチングを行う場合と比較すると、コンタクトホール幅も狭めるられ、素子サイズの微細化を実現できる。また、それぞれのコンタクトホール深さは異なるが、オーバーエッチングされることなく、１回のドライエッチング工程で行うことができる。
【発明の効果】
【０００９】
本発明では、半導体層表面やシリコン膜表面に金属シリサイド膜を形成する領域において、それらの上面の絶縁膜の膜厚に応じてエッチング工程を別々に行う。この製造方法により、半導体層表面やシリコン膜表面が、該エッチング工程により、オーバーエッチングされることを、大幅に低減することができる。つまり、半導体層表面やシリコン膜表面の絶縁膜の膜厚に応じて、それぞれ好適な条件でエッチング工程を行うことができる。
【００１０】
また、本発明では、必要以上のエッチングダメージを受けていない半導体層表面やシリコン膜表面に金属シリサイド膜を形成することができる。そして、コンタクトホールを形成する際には、金属シリサイド膜を耐エッチング膜として利用でき、半導体層表面やシリコン膜表面が、オーバーエッチングされるのを防ぐことができる。
【００１１】
また、本発明では、金属シリサイド膜を耐エッチング膜として用い、ドライエッチングを行うことで、素子サイズの微細化を図れる。そして、該金属シリサイド膜は、電極接続部の低抵抗化を実現し、高周波特性を向上できる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１〜図１０を参照し、詳細に説明する。
【００１３】
図１から図１０は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、ＮＰＮ型のトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｎチャネル型のＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００１４】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面を熱酸化して全面にシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の埋め込み層２を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００１５】
次に、図２に示す如く、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層３を成長させる。その後、エピタキシャル層３の表面を熱酸化してシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００１６】
尚、本実施の形態での基板１及びエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１７】
次に、図３に示す如く、シリコン酸化膜上にシリコン窒化膜（図示せず）を形成した後、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により溝部５を形成する部分に開口部が設けられるように、シリコン酸化膜及びシリコン窒化膜を選択的に除去する。シリコン窒化膜をマスクとして用い、エピタキシャル層３表面から溝部５を形成する。その後、エピタキシャル層３表面に、溝部４を埋設するように、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）法により、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。ＮＳＧ膜の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐａｒａｔｕｒｅ Ｏｘｉｄｅ）膜（図示せず）を堆積する。
【００１８】
そして、ＨＴＯ膜上面から分離領域７を形成する部分にトレンチ６を形成する。トレンチ６をＨＴＯ膜及び多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜で埋設した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＮＳＧ膜、ＨＴＯ膜及び多結晶シリコン膜を研磨し、少なくともその一部を除去する。この工程により、溝部５はＮＳＧ膜で埋設され、トレンチ６はＨＴＯ膜及び多結晶シリコン膜で埋設された構造が得られる。そして、エピタキシャル層３表面は、実質、平坦に形成される。
【００１９】
次に、図４に示す如く、エピタキシャル層３の表面を熱酸化して全面にシリコン酸化膜８を形成した後、その上面を被覆するように、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜９を堆積する。そして、ＮＰＮ型のトランジスタの外部ベース領域１３（図５参照）及び活性ベース領域１５（図５参照）の形成領域に開口部１０を形成するように、シリコン酸化膜８及びＴＥＯＳ膜９を選択的に除去する。
【００２０】
そして、エピタキシャル層３の上面にアモルファスシリコン（ａ−Ｓｉ）膜１１を２０００Å程度堆積し、略全面に、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）をイオン注入する。ここで、予め、ａ−Ｓｉ形成ガス（Ｈ２とシリコンより成るガス、例えばシラン）に不純物を入れても良いし、不純物をデポジションしても良い。尚、本実施の形態では、ａ−Ｓｉ膜１１を拡散源として使用すると共に、ベース取り出し電極１６として活用する。そのため、抵抗値の制御や外部ベース領域１３の濃度制御を正確に行うことができるイオン注入が好ましい。
【００２１】
その後、ａ−Ｓｉ膜１１を被覆するように、プラズマＣＶＤ法により、ＴＥＯＳ膜１２を２０００Å程度堆積する。ここで、ＴＥＯＳ膜１２は、ａ−Ｓｉ膜１１がＰｏｌｙ−Ｓｉに変換されないように、低温で堆積され、ａ−Ｓｉ膜１１は、次工程のエッチング工程終了までａ−Ｓｉ状態で維持される。
【００２２】
次に、図５に示す如く、公知のフォトリソグラフィ技術により、活性ベース領域１５の形成領域に開口部１９を形成するように、ａ−Ｓｉ膜１１及びＴＥＯＳ膜１２をエッチングにより、選択的に除去する。そして、パターニングされたａ−Ｓｉ膜１１及びＴＥＯＳ膜１２は、外部ベース領域１３及び溝部５を埋設するＮＳＧ膜上面に延在する。延在したａ−Ｓｉ膜１１は、ベース取り出し電極１６として利用される。
【００２３】
ここで、本実施の形態では、ａ−Ｓｉ膜１１をＰｏｌｙ−Ｓｉに変換させないでパターニングするため、外部ベース領域１３の取り出し電極及び活性ベース領域１５表面は、なだらかな表面に成る。つまり、活性ベース領域１５が形成される表面に凸凹が形成されていないため、活性ベース領域１５の拡散深さは何処をとってもほぼ均一となる。また、ベース取り出し電極１６の側壁に凸凹がないことで、後工程において、成長させる酸化膜１４やスペーサ１７（図６参照）の形状に影響を与えることもない。
【００２４】
次に、エピタキシャル層３の表面を熱酸化してシリコン酸化膜を形成する。この工程により、ａ−Ｓｉ膜１１の側壁やエピタキシャル層３表面に１００〜２００Å程度のシリコン酸化膜１４を形成する。そして、ベース取り出し電極１６中の不純物がエピタキシャル層３に拡散され、外部ベース領域１３が形成される。
【００２５】
公知のフォトリソグラフィ技術により、活性ベース領域１５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、シリコン酸化膜１４を介して、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）を加速電圧１０〜３０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。ここで、エピタキシャル層３表面の接続領域は凸凹に成らず、平坦性を維持している。そして、コンタクト状態が良好となり、コンタクト抵抗を低減することができる。
【００２６】
次に、図６に示す如く、活性ベース領域１５に対応する、ａ−Ｓｉ膜１１及びＴＥＯＳ膜１２の側壁にスペーサ１７を形成する。このとき、スペーサ１７は、ａ−Ｓｉ膜で形成され、異方性エッチングにより形成される。その後、活性ベース領域１５表面のシリコン酸化膜１４を、例えば、ウェットエッチングにより除去する。
【００２７】
次に、Ｐｏｌｙ−Ｓｉまたはａ−Ｓｉから成るシリコン膜を堆積する。そして、シリコン膜には、エミッタ電極の抵抗値、エミッタ領域の不純物濃度が考慮され、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、公知のフォトリソグラフィ技術により、シリコン膜をエッチングにより、選択的に除去し、エミッタ取り出し電極１８を形成する。ここで、ベース取り出し電極１６とエミッタ取り出し電極１８とは、ＴＥＯＳ膜１２、シリコン酸化膜１４により絶縁されている。
【００２８】
次に、図７に示す如く、エピタキシャル層３表面に、例えば、減圧ＣＶＤ法により、ＴＥＯＳ膜２０を堆積する。そして、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域４が露出するように、シリコン酸化膜８及びＴＥＯＳ膜９、２０を選択的に除去する。
【００２９】
このとき、エピタキシャル層３表面に堆積されたシリコン酸化膜８及びＴＥＯＳ膜９、２０の膜厚を考慮して、ドライエッチングにより除去する。そして、Ｎ型の拡散領域４が露出するように、エッチングの条件を設定できるので、エピタキシャル層３の表面がオーバーエッチングされるのを、大幅に低減することができる。
【００３０】
次に、図８に示す如く、公知のフォトリソグラフィ技術により、ベース取り出し電極１６の一部が露出するように、ＴＥＯＳ膜１２、２０を選択的に除去する。
【００３１】
このとき、ベース取り出し電極１６表面に堆積されたＴＥＯＳ膜１２、２０の膜厚を考慮して、ドライエッチングにより除去する。そして、ベース取り出し電極１６の一部が露出するように、エッチングの条件を設定できるので、ベース取り出し電極１６を構成するａ−Ｓｉ膜１１の表面がオーバーエッチングされるのを、大幅に低減することができる。
【００３２】
ここで、図７を用いて説明したＮ型の拡散領域４上面のシリコン酸化膜８及びＴＥＯＳ膜９、２０の膜厚は、全部で２０００Å程度である。一方、図８を用いて説明したベース取り出し電極１６上面のＴＥＯＳ膜１２、２０の膜厚は、全部で３０００Å程度ある。例えば、同一のドライエッチング工程で、Ｎ型の拡散領域４上面のシリコン酸化膜８及びＴＥＯＳ膜９、２０と、ベース取り出し電極１６上面のＴＥＯＳ膜１２、２０とを除去する。この場合には、ベース取り出し電極１６上面のＴＥＯＳ膜１２、２０の膜厚を除去する条件でエッチングを行う必要がある。その結果、Ｎ型の拡散領域４が形成されたエピタキシャル層３はオーバーエッチングされ、その表面は必要以上のエッチングダメージを受けてしまう。
【００３３】
その他にも、同一のドライエッチング工程を行う場合には、Ｎ型の拡散領域４の露出領域とベース取り出し電極１６の露出領域との両露出領域のマスクずれを考慮する必要がある。この場合には、両露出領域のマスクずれを考慮したマスクパターンによりエッチングを行う必要があり、素子サイズの微細化を図ることが困難である。
【００３４】
しかしながら、本実施の形態では、Ｎ型の拡散領域４の上面及びベース取り出し電極１６の上面のそれぞれにおいて、所望のエッチング条件を採用することで、上述した問題を解決することができる。
【００３５】
その後、露出しているＮ型の拡散領域４上面、ベース取り出し電極１６上面及びエミッタ取り出し電極１８上面に、選択的にコバルト層を形成し、アニール処理した後に、コバルト層を除去する。そして、この処理時の加熱環境下において、露出しているＮ型の拡散領域４表面、ベース取り出し電極１６表面及びエミッタ取り出し電極１８表面には、コバルトシリサイド（ＣｏＳｉ２）膜２１が形成される。
【００３６】
尚、コバルト層を堆積し、アニール処理時の加熱環境下において、エミッタ取り出し電極１８内に注入し、拡散された不純物が、エミッタ取り出し電極１８からの固相拡散により、活性ベース領域１５の表面にＮ型のエミッタ領域２２を形成する。
【００３７】
次に、図９に示す如く、エピタキシャル層３表面に、ＣＶＤ法により、シリコン窒化膜（図示せず）を堆積した後、その上面に液体ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を塗布し、ＳＯＧ膜２３を形成する。そして、ＳＯＧ膜２３上面に、減圧ＣＶＤ法により、ＴＥＯＳ膜２４を堆積する。
【００３８】
ＴＥＯＳ膜２４表面の平坦性を確保するために、ＣＭＰ法により、基板１の表面側からエッチバックする。そして、公知のフォトリソグラフィ技術により、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、ＳＯＧ膜２３、ＴＥＯＳ膜２４等にコンタクトホール２５、２６、２７を形成する。このとき、図示の如く、コレクタ電極用のコンタクトホール２５と、エミッタ電極用のコンタクトホール２６と、ベース電極用のコンタクトホール２７とは、そのコンタクトホール深さが異なる。そして、コンタクトホール２５、２６、２７を同時に形成する場合、コンタクトホール深さの相違を考慮し、コレクタコンタクトホール２５を形成する条件に合わせる必要がある。この場合、ベース取り出し電極１６表面及びエミッタ取り出し電極１８表面がオーバーエッチングされてしまう。
【００３９】
しかしながら、コンタクトホール形成領域には、ＣｏＳｉ２膜２１が形成されており、ＣｏＳｉ２膜２１をドライエッチングの際の耐エッチング膜として利用することができる。その結果、同一工程でコンタクトホール２５、２６、２７を形成しても、特に、ベース取り出し電極１６表面及びエミッタ取り出し電極１８表面がオーバーエッチングされることを防ぐことができる。その後、露出したＣｏＳｉ２膜２１表面、コンタクトホール２５、２６、２７側壁及びＴＥＯＳ膜２４表面に、バリアメタル膜２８を形成する。
【００４０】
最後に、図１０に示す如く、コンタクトホール２５、２６、２７内をタングステン（Ｗ）膜２９で埋設する。そして、Ｗ膜２９及びバリアメタル膜２８上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜を、例えば、４０００Å程度堆積し、その上面にバリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術により、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、コレクタ電極３０、エミッタ電極３１、ベース電極３２等を形成する。
【００４１】
上述したように、本実施の形態では、電極部での低抵抗化を実現し、半導体装置の高速化と低消費電力化を実現するために、電極とシリコンとが当接する領域にＣｏＳｉ２膜を形成する。そして、ＣｏＳｉ２膜を形成する際のエッチング工程を、絶縁膜の膜厚に応じて別工程で行う。そのことで、絶縁膜が除去されるエピタキシャル層表面やシリコン膜表面が、必要以上にオーバーエッチングされることを防ぐことができる。また、コンタクトホールを形成する際には、ＣｏＳｉ２膜を耐エッチング膜として利用することができる。
【００４２】
尚、本実施の形態では、シリサイドとして、ＣｏＳｉ２膜を用いる場合について説明したが、この場合に限定するものではない。例えば、ＣｏＳｉ２膜に替えて、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等を用いても、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４４】
３ Ｎ型のエピタキシャル層
４ Ｎ型の拡散領域
８ シリコン酸化膜
９ ＴＥＯＳ膜
１２ ＴＥＯＳ膜
１３ 外部ベース領域
１５ 活性ベース領域
１６ ベース取り出し電極
１８ エミッタ取り出し電極
２０ ＴＥＯＳ膜
２１ コバルトシリサイド膜
２２ エミッタ領域
２３ ＳＯＧ膜
２４ ＴＥＯＳ膜
２５ コンタクトホール
２６ コンタクトホール
２７ コンタクトホール
３０ コレクタ電極
３１ エミッタ電極
３２ ベース電極
【技術分野】
【０００１】
本発明は、コンタクトホール形成時のオーバーエッチングを防止する技術に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、自己整合型バイポーラトランジスタにおいて、エミッタ引き出し電極表面及びコレクタ引上げ用のＮ＋層表面等に、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積していた。そして、ＨＬＤ膜及びＳｉ３Ｎ４膜の上面に堆積したＢＰＳＧ膜に接続孔を形成する際に、Ｓｉ３Ｎ４膜を耐エッチング膜として用い、オーバーエッチングを防止していたものがあった（例えば、特許文献１参照。）。
【特許文献１】特開平０３−２０５８２５号公報（第３−４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置の製造方法では、エミッタ引き出し電極表面及びコレクタ引上げ用のＮ＋層表面がオーバーエッチングされるのを防ぐために、その表面には、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積していた。先ず、等方性のウェットエッチングを行い、ＢＰＳＧ膜に接続孔を形成していた。その後、同一のレジストマスクを用いてドライエッチングを行い、ＨＬＤ膜及びＳｉ３Ｎ４膜を除去していた。つまり、ウェットエッチングの際の耐エッチング膜として、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積する。そのため、接続孔を形成した後にそれらの膜を除去するという余分な工程が必要となる問題があった。また、ＨＬＤ膜及びＳｉ３Ｎ４膜を堆積し、接続孔の形成領域では、それらの膜を除去する必要があり、余計な製造コストが掛かるという問題があった。
【０００４】
また、従来の半導体装置の製造方法では、ＢＰＳＧ膜に接続孔を形成する際に、等方性のウェットエッチングを用いて行っていた。そのため、半導体層表面に対して、水平方向へのエッチング幅も考慮する必要が有り、素子サイズを微細化を図ることが困難となり、高周波特性を向上し難いという問題があった。
【課題を解決するための手段】
【０００５】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層表面からコレクタ領域となる拡散領域を形成し、前記半導体層表面にベース領域が形成される領域に、第１の開口部が設けられた第１の絶縁膜を形成する工程と、前記第１の開口部を埋設するように、第１のシリコン膜及び第２の絶縁膜を順次堆積した後、前記第１の開口部内に第２の開口部が形成されるように、前記第１のシリコン膜及び第２の絶縁膜を選択的に除去する工程と、前記第２の開口部を埋設するように、第２のシリコン膜を選択的に形成した後、前記拡散領域の一部が露出するように前記第１の絶縁膜を選択的に除去する工程と、前記第１のシリコン膜の一部が露出するように前記第２の絶縁膜を選択的に除去する工程とを別工程で行い、露出した前記拡散領域表面及び前記第１のシリコン膜表面に金属シリサイド膜を形成する工程とを有することを特徴とする。従って、本発明では、拡散領域の一部及び第１のシリコン膜の一部を露出させる際に、膜厚が異なる第１の絶縁膜と第２の絶縁膜とを、別々の工程で除去する。この製造方法により、第１のシリコン膜の一部を、確実に露出させることができ、また、拡散領域が形成された半導体層表面が、必要以上にオーバーエッチングされることも防ぐことができる。
【０００６】
また、本発明の半導体装置の製造方法では、前記金属シリサイド膜を形成する工程時に、前記第２のシリコン膜表面に金属シリサイド膜を形成することを特徴とする。従って、本発明では、第２のシリコン膜をエミッタ取り出し電極として用いるが、その表面の金属シリサイド膜を耐エッチング膜として用いる。この製造方法により、第２のシリコン膜表面が、オーバーエッチングされることを防ぐことができる。
【０００７】
また、本発明の半導体装置の製造方法では、前記金属シリサイド膜上面を含む前記半導体層上面に第３の絶縁膜を堆積した後、前記金属シリサイド膜を耐エッチング膜として用い、前記第３の絶縁膜にコンタクトホールを形成する工程を有することを特徴とする。従って、本発明では、第３の絶縁膜にコンタクトホールを形成する際には、拡散領域及び第１のシリコン膜に選択的に形成された金属シリサイド膜を耐エッチング膜として用いる。この製造方法により、半導体層表面及び第１のシリコン膜表面が、オーバーエッチングされることを防ぐことができる。
【０００８】
また、本発明の半導体装置の製造方法では、前記金属シリサイド膜が形成された前記拡散領域の表面、前記第１のシリコン膜表面及び前記第２のシリコン膜表面に、１回のドライエッチング工程で前記コンタクトホールを形成することを特徴とする。従って、本発明では、第３の絶縁膜にコンタクトホールを形成する際には、１回のドライエッチングにより形成することができる。この製造方法により、ウェットエッチングを行う場合と比較すると、コンタクトホール幅も狭めるられ、素子サイズの微細化を実現できる。また、それぞれのコンタクトホール深さは異なるが、オーバーエッチングされることなく、１回のドライエッチング工程で行うことができる。
【発明の効果】
【０００９】
本発明では、半導体層表面やシリコン膜表面に金属シリサイド膜を形成する領域において、それらの上面の絶縁膜の膜厚に応じてエッチング工程を別々に行う。この製造方法により、半導体層表面やシリコン膜表面が、該エッチング工程により、オーバーエッチングされることを、大幅に低減することができる。つまり、半導体層表面やシリコン膜表面の絶縁膜の膜厚に応じて、それぞれ好適な条件でエッチング工程を行うことができる。
【００１０】
また、本発明では、必要以上のエッチングダメージを受けていない半導体層表面やシリコン膜表面に金属シリサイド膜を形成することができる。そして、コンタクトホールを形成する際には、金属シリサイド膜を耐エッチング膜として利用でき、半導体層表面やシリコン膜表面が、オーバーエッチングされるのを防ぐことができる。
【００１１】
また、本発明では、金属シリサイド膜を耐エッチング膜として用い、ドライエッチングを行うことで、素子サイズの微細化を図れる。そして、該金属シリサイド膜は、電極接続部の低抵抗化を実現し、高周波特性を向上できる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１〜図１０を参照し、詳細に説明する。
【００１３】
図１から図１０は本実施の形態の半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、ＮＰＮ型のトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｎチャネル型のＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００１４】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面を熱酸化して全面にシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の埋め込み層２を形成する部分に開口部が設けられたフォトレジスト（図示せず）を選択マスクとして形成する。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００１５】
次に、図２に示す如く、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層３を成長させる。その後、エピタキシャル層３の表面を熱酸化してシリコン酸化膜を形成する。その後、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００１６】
尚、本実施の形態での基板１及びエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１７】
次に、図３に示す如く、シリコン酸化膜上にシリコン窒化膜（図示せず）を形成した後、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により溝部５を形成する部分に開口部が設けられるように、シリコン酸化膜及びシリコン窒化膜を選択的に除去する。シリコン窒化膜をマスクとして用い、エピタキシャル層３表面から溝部５を形成する。その後、エピタキシャル層３表面に、溝部４を埋設するように、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）法により、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。ＮＳＧ膜の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐａｒａｔｕｒｅ Ｏｘｉｄｅ）膜（図示せず）を堆積する。
【００１８】
そして、ＨＴＯ膜上面から分離領域７を形成する部分にトレンチ６を形成する。トレンチ６をＨＴＯ膜及び多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜で埋設した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＮＳＧ膜、ＨＴＯ膜及び多結晶シリコン膜を研磨し、少なくともその一部を除去する。この工程により、溝部５はＮＳＧ膜で埋設され、トレンチ６はＨＴＯ膜及び多結晶シリコン膜で埋設された構造が得られる。そして、エピタキシャル層３表面は、実質、平坦に形成される。
【００１９】
次に、図４に示す如く、エピタキシャル層３の表面を熱酸化して全面にシリコン酸化膜８を形成した後、その上面を被覆するように、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜９を堆積する。そして、ＮＰＮ型のトランジスタの外部ベース領域１３（図５参照）及び活性ベース領域１５（図５参照）の形成領域に開口部１０を形成するように、シリコン酸化膜８及びＴＥＯＳ膜９を選択的に除去する。
【００２０】
そして、エピタキシャル層３の上面にアモルファスシリコン（ａ−Ｓｉ）膜１１を２０００Å程度堆積し、略全面に、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）をイオン注入する。ここで、予め、ａ−Ｓｉ形成ガス（Ｈ２とシリコンより成るガス、例えばシラン）に不純物を入れても良いし、不純物をデポジションしても良い。尚、本実施の形態では、ａ−Ｓｉ膜１１を拡散源として使用すると共に、ベース取り出し電極１６として活用する。そのため、抵抗値の制御や外部ベース領域１３の濃度制御を正確に行うことができるイオン注入が好ましい。
【００２１】
その後、ａ−Ｓｉ膜１１を被覆するように、プラズマＣＶＤ法により、ＴＥＯＳ膜１２を２０００Å程度堆積する。ここで、ＴＥＯＳ膜１２は、ａ−Ｓｉ膜１１がＰｏｌｙ−Ｓｉに変換されないように、低温で堆積され、ａ−Ｓｉ膜１１は、次工程のエッチング工程終了までａ−Ｓｉ状態で維持される。
【００２２】
次に、図５に示す如く、公知のフォトリソグラフィ技術により、活性ベース領域１５の形成領域に開口部１９を形成するように、ａ−Ｓｉ膜１１及びＴＥＯＳ膜１２をエッチングにより、選択的に除去する。そして、パターニングされたａ−Ｓｉ膜１１及びＴＥＯＳ膜１２は、外部ベース領域１３及び溝部５を埋設するＮＳＧ膜上面に延在する。延在したａ−Ｓｉ膜１１は、ベース取り出し電極１６として利用される。
【００２３】
ここで、本実施の形態では、ａ−Ｓｉ膜１１をＰｏｌｙ−Ｓｉに変換させないでパターニングするため、外部ベース領域１３の取り出し電極及び活性ベース領域１５表面は、なだらかな表面に成る。つまり、活性ベース領域１５が形成される表面に凸凹が形成されていないため、活性ベース領域１５の拡散深さは何処をとってもほぼ均一となる。また、ベース取り出し電極１６の側壁に凸凹がないことで、後工程において、成長させる酸化膜１４やスペーサ１７（図６参照）の形状に影響を与えることもない。
【００２４】
次に、エピタキシャル層３の表面を熱酸化してシリコン酸化膜を形成する。この工程により、ａ−Ｓｉ膜１１の側壁やエピタキシャル層３表面に１００〜２００Å程度のシリコン酸化膜１４を形成する。そして、ベース取り出し電極１６中の不純物がエピタキシャル層３に拡散され、外部ベース領域１３が形成される。
【００２５】
公知のフォトリソグラフィ技術により、活性ベース領域１５を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、シリコン酸化膜１４を介して、Ｐ型不純物、例えば、フッ化ボロン（ＢＦ２）を加速電圧１０〜３０ｋｅＶ、導入量１．０×１０１２〜１．０×１０１４／ｃｍ２でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。ここで、エピタキシャル層３表面の接続領域は凸凹に成らず、平坦性を維持している。そして、コンタクト状態が良好となり、コンタクト抵抗を低減することができる。
【００２６】
次に、図６に示す如く、活性ベース領域１５に対応する、ａ−Ｓｉ膜１１及びＴＥＯＳ膜１２の側壁にスペーサ１７を形成する。このとき、スペーサ１７は、ａ−Ｓｉ膜で形成され、異方性エッチングにより形成される。その後、活性ベース領域１５表面のシリコン酸化膜１４を、例えば、ウェットエッチングにより除去する。
【００２７】
次に、Ｐｏｌｙ−Ｓｉまたはａ−Ｓｉから成るシリコン膜を堆積する。そして、シリコン膜には、エミッタ電極の抵抗値、エミッタ領域の不純物濃度が考慮され、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速電圧８０〜１２０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２でイオン注入する。その後、公知のフォトリソグラフィ技術により、シリコン膜をエッチングにより、選択的に除去し、エミッタ取り出し電極１８を形成する。ここで、ベース取り出し電極１６とエミッタ取り出し電極１８とは、ＴＥＯＳ膜１２、シリコン酸化膜１４により絶縁されている。
【００２８】
次に、図７に示す如く、エピタキシャル層３表面に、例えば、減圧ＣＶＤ法により、ＴＥＯＳ膜２０を堆積する。そして、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域４が露出するように、シリコン酸化膜８及びＴＥＯＳ膜９、２０を選択的に除去する。
【００２９】
このとき、エピタキシャル層３表面に堆積されたシリコン酸化膜８及びＴＥＯＳ膜９、２０の膜厚を考慮して、ドライエッチングにより除去する。そして、Ｎ型の拡散領域４が露出するように、エッチングの条件を設定できるので、エピタキシャル層３の表面がオーバーエッチングされるのを、大幅に低減することができる。
【００３０】
次に、図８に示す如く、公知のフォトリソグラフィ技術により、ベース取り出し電極１６の一部が露出するように、ＴＥＯＳ膜１２、２０を選択的に除去する。
【００３１】
このとき、ベース取り出し電極１６表面に堆積されたＴＥＯＳ膜１２、２０の膜厚を考慮して、ドライエッチングにより除去する。そして、ベース取り出し電極１６の一部が露出するように、エッチングの条件を設定できるので、ベース取り出し電極１６を構成するａ−Ｓｉ膜１１の表面がオーバーエッチングされるのを、大幅に低減することができる。
【００３２】
ここで、図７を用いて説明したＮ型の拡散領域４上面のシリコン酸化膜８及びＴＥＯＳ膜９、２０の膜厚は、全部で２０００Å程度である。一方、図８を用いて説明したベース取り出し電極１６上面のＴＥＯＳ膜１２、２０の膜厚は、全部で３０００Å程度ある。例えば、同一のドライエッチング工程で、Ｎ型の拡散領域４上面のシリコン酸化膜８及びＴＥＯＳ膜９、２０と、ベース取り出し電極１６上面のＴＥＯＳ膜１２、２０とを除去する。この場合には、ベース取り出し電極１６上面のＴＥＯＳ膜１２、２０の膜厚を除去する条件でエッチングを行う必要がある。その結果、Ｎ型の拡散領域４が形成されたエピタキシャル層３はオーバーエッチングされ、その表面は必要以上のエッチングダメージを受けてしまう。
【００３３】
その他にも、同一のドライエッチング工程を行う場合には、Ｎ型の拡散領域４の露出領域とベース取り出し電極１６の露出領域との両露出領域のマスクずれを考慮する必要がある。この場合には、両露出領域のマスクずれを考慮したマスクパターンによりエッチングを行う必要があり、素子サイズの微細化を図ることが困難である。
【００３４】
しかしながら、本実施の形態では、Ｎ型の拡散領域４の上面及びベース取り出し電極１６の上面のそれぞれにおいて、所望のエッチング条件を採用することで、上述した問題を解決することができる。
【００３５】
その後、露出しているＮ型の拡散領域４上面、ベース取り出し電極１６上面及びエミッタ取り出し電極１８上面に、選択的にコバルト層を形成し、アニール処理した後に、コバルト層を除去する。そして、この処理時の加熱環境下において、露出しているＮ型の拡散領域４表面、ベース取り出し電極１６表面及びエミッタ取り出し電極１８表面には、コバルトシリサイド（ＣｏＳｉ２）膜２１が形成される。
【００３６】
尚、コバルト層を堆積し、アニール処理時の加熱環境下において、エミッタ取り出し電極１８内に注入し、拡散された不純物が、エミッタ取り出し電極１８からの固相拡散により、活性ベース領域１５の表面にＮ型のエミッタ領域２２を形成する。
【００３７】
次に、図９に示す如く、エピタキシャル層３表面に、ＣＶＤ法により、シリコン窒化膜（図示せず）を堆積した後、その上面に液体ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）を塗布し、ＳＯＧ膜２３を形成する。そして、ＳＯＧ膜２３上面に、減圧ＣＶＤ法により、ＴＥＯＳ膜２４を堆積する。
【００３８】
ＴＥＯＳ膜２４表面の平坦性を確保するために、ＣＭＰ法により、基板１の表面側からエッチバックする。そして、公知のフォトリソグラフィ技術により、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、ＳＯＧ膜２３、ＴＥＯＳ膜２４等にコンタクトホール２５、２６、２７を形成する。このとき、図示の如く、コレクタ電極用のコンタクトホール２５と、エミッタ電極用のコンタクトホール２６と、ベース電極用のコンタクトホール２７とは、そのコンタクトホール深さが異なる。そして、コンタクトホール２５、２６、２７を同時に形成する場合、コンタクトホール深さの相違を考慮し、コレクタコンタクトホール２５を形成する条件に合わせる必要がある。この場合、ベース取り出し電極１６表面及びエミッタ取り出し電極１８表面がオーバーエッチングされてしまう。
【００３９】
しかしながら、コンタクトホール形成領域には、ＣｏＳｉ２膜２１が形成されており、ＣｏＳｉ２膜２１をドライエッチングの際の耐エッチング膜として利用することができる。その結果、同一工程でコンタクトホール２５、２６、２７を形成しても、特に、ベース取り出し電極１６表面及びエミッタ取り出し電極１８表面がオーバーエッチングされることを防ぐことができる。その後、露出したＣｏＳｉ２膜２１表面、コンタクトホール２５、２６、２７側壁及びＴＥＯＳ膜２４表面に、バリアメタル膜２８を形成する。
【００４０】
最後に、図１０に示す如く、コンタクトホール２５、２６、２７内をタングステン（Ｗ）膜２９で埋設する。そして、Ｗ膜２９及びバリアメタル膜２８上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜を、例えば、４０００Å程度堆積し、その上面にバリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術により、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、コレクタ電極３０、エミッタ電極３１、ベース電極３２等を形成する。
【００４１】
上述したように、本実施の形態では、電極部での低抵抗化を実現し、半導体装置の高速化と低消費電力化を実現するために、電極とシリコンとが当接する領域にＣｏＳｉ２膜を形成する。そして、ＣｏＳｉ２膜を形成する際のエッチング工程を、絶縁膜の膜厚に応じて別工程で行う。そのことで、絶縁膜が除去されるエピタキシャル層表面やシリコン膜表面が、必要以上にオーバーエッチングされることを防ぐことができる。また、コンタクトホールを形成する際には、ＣｏＳｉ２膜を耐エッチング膜として利用することができる。
【００４２】
尚、本実施の形態では、シリサイドとして、ＣｏＳｉ２膜を用いる場合について説明したが、この場合に限定するものではない。例えば、ＣｏＳｉ２膜に替えて、モリブデンシリサイド（ＭｏＳｉ２）膜、タングステンシリサイド（ＷＳｉ２）膜、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ２）膜等を用いても、上述した効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４４】
３ Ｎ型のエピタキシャル層
４ Ｎ型の拡散領域
８ シリコン酸化膜
９ ＴＥＯＳ膜
１２ ＴＥＯＳ膜
１３ 外部ベース領域
１５ 活性ベース領域
１６ ベース取り出し電極
１８ エミッタ取り出し電極
２０ ＴＥＯＳ膜
２１ コバルトシリサイド膜
２２ エミッタ領域
２３ ＳＯＧ膜
２４ ＴＥＯＳ膜
２５ コンタクトホール
２６ コンタクトホール
２７ コンタクトホール
３０ コレクタ電極
３１ エミッタ電極
３２ ベース電極
【特許請求の範囲】
【請求項１】
半導体層表面からコレクタ領域となる拡散領域を形成し、前記半導体層表面にベース領域が形成される領域に、第１の開口部が設けられた第１の絶縁膜を形成する工程と、
前記第１の開口部を埋設するように、第１のシリコン膜及び第２の絶縁膜を順次堆積した後、前記第１の開口部内に第２の開口部が形成されるように、前記第１のシリコン膜及び第２の絶縁膜を選択的に除去する工程と、
前記第２の開口部を埋設するように、第２のシリコン膜を選択的に形成した後、前記拡散領域の一部が露出するように前記第１の絶縁膜を選択的に除去する工程と、前記第１のシリコン膜の一部が露出するように前記第２の絶縁膜を選択的に除去する工程とを別工程で行い、露出した前記拡散領域表面及び前記第１のシリコン膜表面に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属シリサイド膜を形成する工程時に、前記第２のシリコン膜表面に金属シリサイド膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属シリサイド膜上面を含む前記半導体層上面に第３の絶縁膜を堆積した後、前記金属シリサイド膜を耐エッチング膜として用い、前記第３の絶縁膜にコンタクトホールを形成する工程を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属シリサイド膜が形成された前記拡散領域の表面、前記第１のシリコン膜表面及び前記第２のシリコン膜表面に、１回のドライエッチング工程でそれぞれコンタクトホールを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記金属シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
半導体層表面からコレクタ領域となる拡散領域を形成し、前記半導体層表面にベース領域が形成される領域に、第１の開口部が設けられた第１の絶縁膜を形成する工程と、
前記第１の開口部を埋設するように、第１のシリコン膜及び第２の絶縁膜を順次堆積した後、前記第１の開口部内に第２の開口部が形成されるように、前記第１のシリコン膜及び第２の絶縁膜を選択的に除去する工程と、
前記第２の開口部を埋設するように、第２のシリコン膜を選択的に形成した後、前記拡散領域の一部が露出するように前記第１の絶縁膜を選択的に除去する工程と、前記第１のシリコン膜の一部が露出するように前記第２の絶縁膜を選択的に除去する工程とを別工程で行い、露出した前記拡散領域表面及び前記第１のシリコン膜表面に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属シリサイド膜を形成する工程時に、前記第２のシリコン膜表面に金属シリサイド膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属シリサイド膜上面を含む前記半導体層上面に第３の絶縁膜を堆積した後、前記金属シリサイド膜を耐エッチング膜として用い、前記第３の絶縁膜にコンタクトホールを形成する工程を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属シリサイド膜が形成された前記拡散領域の表面、前記第１のシリコン膜表面及び前記第２のシリコン膜表面に、１回のドライエッチング工程でそれぞれコンタクトホールを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記金属シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−４９６８７（Ｐ２００６−４９６８７Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００４−２３０６４１（Ｐ２００４−２３０６４１）
【出願日】平成１６年８月６日（２００４．８．６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１６年８月６日（２００４．８．６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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