【課題】エピタキシャル成長層上に形成したシリサイド層やエピタキシャル成長層と半導体基板とがショートを起こすのを防止することを可能にする。
【解決手段】半導体基板１１に形成された素子分離領域１４によって分離された該半導体基板１１の素子形成領域１２と、前記半導体基板１１上に形成された絶縁膜４１と、前記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように前記絶縁膜４１に形成された開口部４２と、前記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５とを有することを特徴とする。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置に適したアセンブリ構造を提供すること。
【解決手段】金属基板１２５と、絶縁板１２６と、金属膜７とを備える。金属基板１２５上に、ワイドギャップ半導体層からなるバイポーラスイッチング素子２０を備える。金属膜７上に、ｎ型ワイドギャップ半導体層を含むダイオード素子１３を備える。バイポーラスイッチング素子２０の低電位側の主電極３２は、金属基板１２５に直接に半田付けされている。一方、バイポーラスイッチング素子２０の高電位側の主電極２９は、金属膜７に配線３４、７ａを介して電気的に接続されている。ダイオード素子１３の低電位側の主電極３２は、金属膜７に直接に半田付けされている。一方、ダイオード素子１３の高電位側の主電極６は、金属基板１２５に配線８を介して電気的に接続されている。 （もっと読む）

【課題】ＰＮＰＮ接合で形成されるサイリスタＲＡＭのｎ型領域をリン（Ｐ）がドープされたエピタキシャル成長膜で形成することを可能にする。
【解決手段】ｐ型の第１領域（第１ｐ型領域ｐ１）とｎ型の第２領域（第１ｎ型領域ｎ１）とｐ型の第３領域（第２ｐ型領域ｐ２）とｎ型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有し、第２ｐ型領域ｐ２にゲート電極２３を有する半導体装置１において、第１ｎ型領域ｎ１および第２ｎ型領域ｎ２の一方もしくは両方は第２ｐ型領域ｐ２上にエピ成長によるｎ型の半導体層で形成され、ｎ型の半導体層は、ｎ型の第１不純物の表面偏析を抑制するｎ型の第２不純物をドーピングしながら形成した第１半導体層上に前記第１不純物をドーピングしながらかつ第１半導体層中の第２不純物を表面偏析させつつ第１半導体層をさらに成長させて第２半導体層を形成したものからなる。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置を作製すること。
【解決手段】順方向特性にビルトイン電圧を有するワイドギャップバイポーラ半導体素子を形成するように、互いに異なる導電型を有する少なくとも２層のワイドギャップ半導体層１、２、３を積層する。積層欠陥を有するワイドギャップ半導体層１、２、３に、所定の照射エネルギーのγ線、電子線または荷電粒子線を所定量照射する。 （もっと読む）

【課題】可制御電流が大きく、かつ低損失のパワー半導体装置を得ること。
【解決手段】ワイドギャップ半導体を用いた、順方向特性にビルドイン電圧を有するワイドギャップバイポーラ半導体素子１３を備える。ワイドギャップバイポーラ半導体素子１３を収納し、ワイドギャップバイポーラ半導体素子１３を外部の装置に接続するための電気接続手段７、８、９、１１を有する半導体パッケージ１０、１４を備える。半導体パッケージ１０、１４内の前記ワイドギャップバイポーラ半導体素子１３を５０℃以上、７５０℃以下の温度範囲に加熱するための発熱手段１５を備える。 （もっと読む）

【課題】サイリスタ構成の半導体装置において、アノード側の第１ｐ型領域ｐ１とｎ型の第１ｎ型領域ｎ１との界面を、急峻な濃度プロファイルに形成することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有する半導体装置１の製造方法において、前記第１ｎ型領域ｎ１をｎ型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第１ｎ型領域ｎ１の表層を除去する表面処理を行う工程と、前記表面処理をした第１ｎ型領域ｎ１上に、前記第１ｐ型領域ｐ１をｐ型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。 （もっと読む）

【課題】急峻な不純物プロファイルを呈する第１ｎ型半導体層と第１ｐ型半導体層とを備えたサイリスタを有する半導体装置の製造方法を提供する。
【解決手段】第１ｐ型半導体層ｐ１と、第１ｎ型半導体層ｎ１と、第２ｐ型半導体層ｐ２と、第２ｎ型半導体層ｎ２とを順に接合してなるサイリスタを有する半導体装置の製造方法であって、半導体基板１１の表面層に、ｐ型不純物を含む第２ｐ型半導体層ｐ２を形成する工程と、エピタキシャル成長により、第２ｐ型半導体層ｐ２が設けられた半導体基板１１上に、ｎ型不純物を含む第１ｎ型半導体層ｎ１を形成する工程と、エピタキシャル成長により、第１ｎ型半導体層ｎ１上に、ノンドープ半導体層ｍを形成する工程と、エピタキシャル成長により、ノンドープ半導体層ｍ上に、ｐ型不純物を含む第１ｐ型半導体層ｐ１を形成する工程とを有する半導体装置の製造方法である。 （もっと読む）

【課題】 本発明の目的は良好なｄＶ／ｄｔ−ＶＣＬ特性を得る。
【解決手段】 第1導電型のエミッタ層２と、前記第1導電型と反対の第２導電型のベース層３と、前記第1導電型のバルク層５と、前記第２導電型の対面ベース層６とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層４が配置されたサイリスタ１において、前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面の端が前記第２接合面の端に向かって所定の傾斜を有することを特徴とする。 （もっと読む）

【課題】ターンオフ時間を短くできるサイリスタを有する半導体装置を提供する。
【解決手段】基板に第１導電型の第１半導体領域２０が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域２２とアノードとなる第２導電型の第３半導体領域２３とアノードゲートとなる第１導電型の第４半導体領域２４が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域２６とカソードゲートとなる第２導電型の第６半導体領域２５が形成され、第１半導体領域と第２半導体領域の境界から第２半導体領域と第５半導体領域の境界までの領域における第２半導体領域の上層にゲート絶縁膜３０及びゲート電極３１が形成され、第３半導体領域、第４半導体領域、第６半導体領域及び第５半導体領域に入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域からサイリスタが構成されている。 （もっと読む）

【課題】セル面積を縮小化するとともに、サリサイドプロセスによるサイリスタを構成する領域間の短絡を防ぐことを可能とする。
【解決手段】第１伝導型の第１領域２１と、第２伝導型の第２領域２２と、第１伝導型の第３領域２３と、第２伝導型の第４領域２４とが順に接合されたもので、第３領域２３が半導体領域（半導体基板１１）に形成されたサイリスタ２０、および第３領域２３上に形成されたゲート（ゲート電極３２）を有する半導体装置１であって、第２領域２２は第３領域２３上に形成された絶縁膜４０の第３領域２３に達する開口部４７内部に形成され、第１領域２１は開口部４７内の第２領域２２上から絶縁膜４０上の一部にかけて形成され、第１領域２１上、ゲート電極３２上、第４領域２４上に金属シリサイド膜２５、２６，２７が形成されていることを特徴とする。 （もっと読む）

【課題】移動度を高めることで、オンからオフへのスイッチング速度を高速化することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたもので、該第３領域（第２ｐ型領域ｐ２）にゲート（ゲート電極１４等）が形成されたサイリスタ２を有する半導体装置１であって、前記サイリスタ２の第１領域乃至第４領域は、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成されていることを特徴とするものである。 （もっと読む）

【課題】バルク半導体基板を用い、選択セルと非選択セルとを区別し、選択セルのみをオフさせて、オンからオフへのＳＲＡＭメモリセル用サイリスタのスイッチング速度を高速化させることを可能とする。
【解決手段】バルク半導体基板１０に、ゲート電極１３が形成されたサイリスタ３と、このサイリスタ３に接続された電界効果トランジスタ４とからなる記憶素子２を複数有する半導体装置１であって、電界効果トランジスタ４のカソード側にビット線ＢＬが接続され、選択された記憶素子２（２ａ）のオフ動作時に、選択された記憶素子２ａのサイリスタ３の第１領域ｐ１側に第１電圧が印加され、その記憶素子２ａの電界効果トランジスタ４のカソード側に第１電圧よりも高い第２電圧が印加され、その記憶素子２ａと同じビット線ＢＬに接続する非選択の記憶素子２ｂの電界効果トランジスタ４に形成されたワード線ＷＬに第１電圧よりも低い電圧が印加される特徴を有する。 （もっと読む）

【課題】 少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小型な発光装置ならびにその発光装置を備える画像形成装置を提供する。
【解決手段】 発光ダイオードＤとスイッチ用サイリスタＳＳを並列接続したｎ（ｎは２以上の整数）個スイッチデバイスＳと、前記スイッチ用サイリスタＳＳのゲート電極ｇに個別に接続されるｎ本の信号伝送路ＧＨと、前記ｎ本の信号伝送路ＧＨのうちのいずれか１つとゲート電極ｈが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。スイッチデバイスＳのアノードａ，ｃに共通のセレクト信号（ハイレベル）が入力されている発光素子アレイチップ１を発光させることができるので、発光信号（ハイレベル）およびゲート信号（ローレベル）を複数の発光素子アレイチップ１間で共用する時分割駆動が実現できる。 （もっと読む）

【課題】負荷短絡時に過電流を抑制し、ターンオフ時間を短縮する電流抑制層付き静電誘導サイリスタを提供する。
【解決手段】高抵抗半導体層１と、高抵抗半導体層１の第１表面に配置されたカソード領域７と、高抵抗半導体層１の第２表面に配置されたアノード領域６と、高抵抗半導体層１中のカソード領域７近傍に埋め込まれて形成されたゲート領域２と、ゲート領域２に隣接して配置された電流抑制層３と、ゲート領域２及び電流抑制層３と、７カソード領域との間に配置されたエピタキシャル成長層８と、カソード領域７にオーミック接触するカソード電極５と、６アノード領域にオーミック接触するアノード電極４とを備える電流抑制層付き静電誘導サイリスタ。 （もっと読む）

【課題】サイリスタを構成する一部の領域を積層構造とすることで、素子面積の縮小化を図るとともにパンチスルー耐性の向上を図ることを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有するとともに、前記第３領域にゲート電極２３を有する半導体装置１において、前記第２領域（第１ｎ型領域ｎ１）は半導体基体（半導体基板２１）に形成され、前記第２領域上に前記第１領域（第１ｐ型領域ｐ１）が形成されているものである。 （もっと読む）

【課題】サイリスタの一部を半導体基板上に形成することで、従来のＣＭＯＳサイリスタプロセスを大幅に変更することなく、素子面積を縮小化することを可能とする。
【解決手段】半導体基板１１に形成されたものでＭＩＳ型ゲート３０を有するサイリスタ２０を備えた半導体装置１であって、サイリスタ２０は、第１導電型の第１領域２１と、第１導電型領域２１とは逆導電型の第２導電型の第２領域２２と、第１導電型の第３領域２３と、第２導電型の第４領域２４とを直列に接続したものからなり、第１領域２１、第２領域２２および第３領域２３は半導体基板１１に形成され、第３領域２３は半導体基板１１面より上方に立ち上げて形成され、第４領域２４は上方に立ち上げて形成された第３領域２３上に形成されているものである。 （もっと読む）

【課題】スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成の半導体装置、さらにはこのような半導体装置の駆動方法および製造方法を提供する。
【解決手段】第１のｐ型領域ｐ１、第１のｎ型領域ｎ１、第２のｐ型領域ｐ２、および第２のｎ型領域ｎ２がこの順に接して設けられた半導体層１０１、第１のｐ型領域ｐ１に接続されたアノード電極Ａと、第２のｎ型領域ｎ２に接続されたカソード電極Ｋと、第１のｎ型領域ｎ１と第２のｐ型領域ｐ２とに、それぞれ独立して制御可能に接続されたゲート電極Ｇn1，Ｇp2とを備えたことを特徴とする半導体装置。 （もっと読む）

【課題】耐圧の低下を可及的に防止することを可能にする。
【解決手段】ＳｉＣからなるドレイン領域２と、ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層４と、ドリフト層の表面に設けられたｎ型のＳｉＣからなるソース領域１８と、ソース領域の側部のドリフト層の表面に設けられたＳｉＣからなるチャネル領域１２ａと、チャネル領域上に設けられた絶縁ゲート２２と、ソース領域の底部とドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域１５と、を備えている。 （もっと読む）

高電圧炭化珪素（ＳｉＣ）デバイス、例えばサイリスタ、が提供される。第１の伝導型を有する第１のＳｉＣ層が、第２の伝導型を有する電圧阻止ＳｉＣ基板の第１の表面に設けられる。ＳｉＣの第１の領域が第１のＳｉＣ層の上に設けられ、第２の伝導型を有する。ＳｉＣの第２の領域が、第１のＳｉＣ層の中に設けられ、第１の伝導型を有し、ＳｉＣの第１の領域に近接している。第１の伝導型を有する第２のＳｉＣ層が、電圧阻止ＳｉＣ基板の第２の表面に設けられる。ＳｉＣの第３の領域が、第２のＳｉＣ層の上に設けられ、第２の伝導型を有する。ＳｉＣの第４の領域が、第２のＳｉＣ層の中に設けられ、第１の伝導型を有し、ＳｉＣの第３の領域に近接している。第１および第２のコンタクトが、ＳｉＣの第１および第３の領域の上にそれぞれ設けられる。関連する高電圧ＳｉＣデバイスの作製方法も提供される。
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たとえばサイリスタのような高電圧炭化珪素（ＳｉＣ）デバイスが提供される。第１の導電型を有する第１のＳｉＣ層が第２の導電型を有する電圧遮断用ＳｉＣ基板の第１の表面上に備えられる。ＳｉＣの第１の領域が第１のＳｉＣ層上に備えられ、この領域は第２の導電型を有する。ＳｉＣの第２の領域が第１のＳｉＣ層内に備えられる。ＳｉＣの第２の領域は第１の導電型を有し、ＳｉＣの第１の領域に隣接している。第１の導電型を有する第２のＳｉＣ層が電圧遮断用ＳｉＣ基板の、第１の表面とは反対側の第２の表面上に備えられる。第１、第２、および第３の電極がそれぞれＳｉＣの第１の領域、ＳｉＣの第２の領域、および第２のＳｉＣ層上に備えられる。高電圧ＳｉＣデバイスの作製に関する方法も提供される。
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