半導体装置の製造方法
【課題】サイリスタ構成の半導体装置において、アノード側の第１ｐ型領域ｐ１とｎ型の第１ｎ型領域ｎ１との界面を、急峻な濃度プロファイルに形成することを可能とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有する半導体装置１の製造方法において、前記第１ｎ型領域ｎ１をｎ型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第１ｎ型領域ｎ１の表層を除去する表面処理を行う工程と、前記表面処理をした第１ｎ型領域ｎ１上に、前記第１ｐ型領域ｐ１をｐ型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。
【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタを有する半導体装置１の製造方法において、前記第１ｎ型領域ｎ１をｎ型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第１ｎ型領域ｎ１の表層を除去する表面処理を行う工程と、前記表面処理をした第１ｎ型領域ｎ１上に、前記第１ｐ型領域ｐ１をｐ型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタ型記憶装置を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）の６５ｎｍ世代のＳＲＡＭ開発では、リーク電流の増加、動作マージンの減少といった問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が盛んに言われている。そこで、これまでの６個のトランジスタで構成されるＳＲＡＭ（６Ｔｒ−ＳＲＡＭ）を置き換える新たなＳＲＡＭの検討が盛んに行われている。その有力な候補の一つに、サイリスタを用い、サイリスタ上に実現したゲート電極によりサイリスタのターンオン、ターンオフ特性を制御し、アクセストランジスタと直列に接続したとして、ＴＲＡＭ（Thyristor Random Access Memory）が提案されている。これは、サイリスタのｏｆｆ領域を「０」、ｏｎ領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、特許文献１参照）。
【０００４】
ＰＮＰＮ接合で形成されるサイリスタＲＡＭをバルク基板に形成する場合、深さ方向の不純物濃度プロファイルがメモリセルの大きさを決定づける。サイリスタに最適な深さ方向の不純物濃度プロファイルを実現するためには、選択エピタキシャル成長技術が必須の技術であるため、検討を進めている。従来プロセスにおいて、ｎ型領域ｎ１を形成するヒ素（Ａｓ）がドープされたエピタキシャル成長膜に積層して、ｐ型領域ｐ１を形成するホウ素（Ｂ）のドープトエピタキシャル成長を行うと、ヒ素がホウ素のドープトエピタキシャル成長膜中に偏析し、ｎ型領域ｎ１とｐ型領域ｐ１との界面において、いわゆる急峻な濃度プロファイルを有する界面の形成が困難となる。
【０００５】
ここで、シリコン基板上にホウ素（Ｂ）をドーピングしてシリコンエピタキシャル成長させた場合のホウ素の濃度プロファイルの一例を、図８に示す。また、シリコン基板上にヒ素（Ａｓ）をドーピングしてシリコンエピタキシャル成長させた場合のヒ素の濃度プロファイルの一例を、図９に示す。図９に示すように、ヒ素が表面に偏析しているのがわかる。次いで、上記濃度プロファイルが得られる条件で、シリコン基板上にヒ素（Ａｓ）をドーピングしてシリコンエピタキシャル成長させ、このヒ素ドープトシリコンエピタキシャル層上に、ホウ素（Ｂ）をドーピングしてシリコンエピタキシャル成長させた場合の濃度プロファイルの一例を、図１０に示す。図１０に示すように、ヒ素が表面に偏析しているのがわかる。
【０００６】
このように、通常、ヒ素のドープトエピタキシャル成長では、最表層に高濃度のヒ素が存在するため、そのヒ素が上層に形成されるホウ素のドープトエピタキシャル成長膜に偏析することにより、界面での急峻な不純物濃度プロファイルの形成を困難にしていた。
【０００７】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、ｎ型領域ｎ１を形成するヒ素（Ａｓ）がドープされたエピタキシャル成長膜に積層して、ｐ型領域ｐ１を形成するホウ素（Ｂ）のドープトエピタキシャル成長を行うと、ヒ素がホウ素のドープトエピタキシャル成長膜中に偏析し、ｎ型領域ｎ１とｐ型領域ｐ１との界面において、いわゆる急峻な濃度プロファイルを有する界面の形成が困難となる点である。
【０００９】
本発明は、サイリスタ構成の半導体装置において、１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域との界面において、急峻な濃度プロファイルを形成することを可能にする。
【課題を解決するための手段】
【００１０】
請求項１に係る本発明は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有する半導体装置の製造方法において、前記第２領域を第２伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第２領域の表層を除去する表面処理を行う工程と、前記表面処理をした第２領域上に、前記第１領域を第１伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。
【００１１】
請求項１に係る本発明では、第２領域を第２伝導型の不純物をドーピングしながらエピタキシャル成長により形成した後、第１領域を第１伝導型の不純物をドーピングしながらエピタキシャル成長により形成する際に、第２領域の表層を除去する表面処理を行うため、第２領域の表層に高濃度にドーピングされている第２伝導型の不純物領域を除去することができるので、第２領域上に第１領域をエピタキシャル成長によって形成する際に、第２領域中の第２伝導型の不純物の偏析が除去される。これによって、第１領域をエピタキシャル成長によって形成する際に、第２領域表層の高濃度の第２伝導型不純物が第１領域中に拡散されるのが抑制される。
【発明の効果】
【００１２】
請求項１に係る本発明によれば、第２領域中の第２伝導型の不純物の偏析が除去されるため、第１領域をエピタキシャル成長によって形成する際に、第２領域表層の高濃度の第２伝導型不純物が第１領域中に拡散されるのが抑制されるので、第１領域と第２領域との界面において、ドーパントの濃度プロファイルが急峻になるように作製することが可能となるという利点がある。
【発明を実施するための最良の形態】
【００１３】
本発明の一実施の形態（第１実施例）を、図１および図２の製造工程断面図によって説明する。
【００１４】
図１（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域（第３領域）ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用いる。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００１５】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００１６】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００１７】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【００１８】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００１９】
次に、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４２に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００２０】
次に、上記第２ｐ型領域ｐ２上の上記開口部４２に第２伝導型（ｎ型）の第１ｎ型領域（第２領域）ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えばｉｎ−ｓｉｔｕでｎ型不純物のヒ素がドーピングされる選択エピタキシャル成長により形成される。この第１ｎ型領域ｎ１のドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０ｌ／ｍｉｎ〜３０ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いたが、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることもできる。
【００２１】
ここで、上記第１ｎ型領域ｎ１を形成した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、図３（１）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層には、ヒ素（Ａｓ）の高濃度領域が形成されていることがわかる。
【００２２】
次に、図１（２）に示すように、上記第１ｎ型領域ｎ１の表層のｎ型不純物の濃度が高い領域を除去する表面処理を行う。
【００２３】
まず、表面酸化法によって、上記第１ｎ型領域ｎ１の表層のｎ型不純物（本実施例ではヒ素（Ａｓ））の濃度が高い領域を酸化して、酸化層５１を形成する。このとき、半導体基板２１、ゲート電極２３は、第１絶縁膜４１、ハードマスク２３、サイドウォール２５、２６に被覆されているため、酸化されない。なお、図示はしていないが、酸化層５１は上記第１ｎ型領域ｎ１の側壁部分が露出している場合には、その側壁部分にも形成される。上記表面酸化法にはウエット酸化とドライ酸化がある。
【００２４】
例えば、ウエット酸化法は、アンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）を用いる。このアンモニア過水は、ＳＣ１と呼ばれている。酸化条件は、一例として、ＳＣ１の成分濃度を、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１:１〜５：４〜２００とし、液温を２５℃〜７０℃、酸化時間を５ｍｉｎ〜２０ｍｉｎとした。
【００２５】
または、上記ウエット酸化法には、塩酸過水（ＨＣｌ2＋Ｈ2Ｏ2＋Ｈ2Ｏ）を用いる。この塩酸過水は、ＳＣ２と呼ばれている。酸化条件は、一例として、ＳＣ２の成分濃度を、ＨＣｌ2：Ｈ2Ｏ2：Ｈ2Ｏ＝１:１〜５：４〜２００とし、液温を２５℃〜４０℃、酸化時間を５ｍｉｎ〜２０ｍｉｎとした。
【００２６】
または、上記ウエット酸化法には、オゾン水（Ｏ3＋Ｈ2Ｏ）を用いる。このオゾン水は、オゾン濃度を１ｐｐｍ〜２０ｐｐｍとし、酸化時間を１ｍｉｎ〜１０ｍｉｎとした。
【００２７】
または、上記ウエット酸化法には、硫酸過水（Ｈ2ＳＯ4＋Ｈ2Ｏ2）を用いる。この硫酸過水での酸化条件は、一例として、成分濃度を、Ｈ2ＳＯ4：Ｈ2Ｏ2＝１〜１５:１とし、液温を８０℃〜１５０℃、酸化時間を５ｍｉｎ〜２０ｍｉｎとした。
【００２８】
また、上記ドライ酸化法としては、酸素（Ｏ2）プラズマ処理がある。
【００２９】
次に、図１（３）に示すように、エッチングにより上記酸化層５１（前記図１（２）参照）を除去する。このエッチングでは、一例として、希フッ酸（ＤＨＦ）をエッチング液に用いたウエットエッチングもしくはフッ化水素（ＨＦ）とアンモニア（ＮＨ3）からなるエッチングガス（例えばＣＯＲ）を用いたドライエッチングにより、上記酸化層５１を除去する。したがって、上記ハードマスク２４、第１絶縁膜４１は、酸化シリコンのエッチングマスクとなる材料、例えば窒化シリコン膜で形成されていることが好ましいが、酸化シリコンで形成されていても、上記酸化層５１の膜厚より十分に厚く形成されていれば問題はない。また、上記ＤＨＦによるエッチングでは次のエピタキシャル成長工程の前処理の機能も有する。
【００３０】
また、上記ウエットエッチングには、エッチング液にアンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）を用いることもできる。このアンモニア過水は、ＳＣ１と呼ばれている。酸化条件は、一例として、ＳＣ１の成分濃度を、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１:１〜５：５〜５０とし、液温を５０℃〜８０℃、エッチング時間を５ｍｉｎ〜３０ｍｉｎとした。
【００３１】
次に、エピタキシャル成長前処理を行う。この前処理は、例えば、ＤＨＦ処理もしくはＣＯＲ処理による。
したがって、上記ＤＨＦやＣＯＲによるエッチング処理はエピタキシャル成長前処理の役割も果たす。
【００３２】
ここで、表面処理を行って、第１ｎ型領域ｎ１の表層を除去した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、図３（２）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層のヒ素（Ａｓ）の高濃度領域が除去されていることがわかる。
【００３３】
次に、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域（第１領域）ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成される。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、Ｂ2Ｈ6（５０ｐｐｍにＨ2で希釈）のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１．３３ｋＰａに設定した。上記エピタキシャル成長では、第１ｎ型領域ｎ１以外は、第１絶縁膜４１、サイドウォール２６等の絶縁膜に被覆されているので、第１ｐ型領域ｐ１は第１ｎ型領域ｎ１上に選択的に成長される。
【００３４】
尚、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を成長させる各エピタキシャル成長では、エピタキシャル成長室の容積が５Ｌ-２０Ｌの装置を用いたが、その体積比からプロセスガス流量比を上記値とすることで、種々の大きさのエピタキシャル成長室を有するバッチ式エピタキシャル成長装置、枚葉式エピタキシャル成長装置においても実現可能である。
【００３５】
ここで、上記第１ｐ型領域ｐ１を形成した後の第１伝導型不純物（ホウ素（Ｂ））と第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、図４の濃度プロファイルの模式図に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように形成されていることがわかる。
【００３６】
次に、図２（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３、第１絶縁膜４１に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
【００３７】
次に、図２（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により、シリコン膜中にヒ素（Ａｓ）が含まれるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【００３８】
また、上記第１実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００３９】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。このようにして、半導体装置１が形成される。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００４０】
次に、本発明の一実施の形態（第２実施例）を、図５および図６の製造工程断面図によって説明する。
【００４１】
図５（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域（第３領域）ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用いる。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００４２】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００４３】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４４】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【００４５】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４６】
次に、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４２に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００４７】
次に、上記第２ｐ型領域ｐ２上の上記開口部４２に第２伝導型（ｎ型）の第１ｎ型領域（第２領域）ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えばｉｎ−ｓｉｔｕでｎ型不純物のヒ素がドーピングされる選択エピタキシャル成長により形成されるようにした。上記第１ｎ型領域ｎ１のドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０ｌ／ｍｉｎ〜３０ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いたが、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることもできる。
【００４８】
ここで、上記第１ｎ型領域ｎ１を形成した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、前記図３（１）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層には、ヒ素（Ａｓ）の高濃度領域が形成されていることがわかる。
【００４９】
次に、図５（２）に示すように、上記第１ｎ型領域ｎ１の表層のｎ型不純物の濃度が高い領域を除去する表面処理を行う。この表面処理は、例えばドライエッチングにより行う。
【００５０】
上記ドライエッチング条件は、一例として、エッチング雰囲気の圧力を１．３３ｋＰａ〜１０１ｋＰａ、基板温度を７００℃〜８００℃、エッチングガスに、塩化水素（ＨＣｌ）と水素（Ｈ2）を用い、ＨＣｌの供給流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、Ｈ2の供給流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎに設定する。
【００５１】
もしくは、上記ドライエッチング条件は、一例として、エッチング雰囲気の圧力を１．３３ｋＰａ〜１０１ｋＰａ、基板温度を７００℃−８００℃、エッチングガスに、塩素（Ｃｌ2）を用い、Ｃｌ2の供給流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎに設定する。
【００５２】
ここで、表面処理を行って、第１ｎ型領域ｎ１の表層を除去した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、前記図３（２）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層のヒ素（Ａｓ）の高濃度領域が除去されていることがわかる。
【００５３】
次に、図５（３）に示すように、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域（第１領域）ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により、膜中にホウ素（Ｂ）がドーピングされるようにした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、Ｂ2Ｈ6（５０ｐｐｍにＨ2で希釈）のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１．３３ｋＰａに設定した。上記エピタキシャル成長では、第１ｎ型領域ｎ１以外は、第１絶縁膜４１、サイドウォール２６等の絶縁膜に被覆されているので、第１ｐ型領域ｐ１は第１ｎ型領域ｎ１上に選択的に成長される。
【００５４】
尚、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を成長させる各エピタキシャル成長では、エピタキシャル成長室の容積が５Ｌ-２０Ｌの装置を用いたが、その体積比からプロセスガス流量比を上記値とすることで、種々の大きさのエピタキシャル成長室を有するバッチ式エピタキシャル成長装置、枚葉式エピタキシャル成長装置においても実現可能である。
【００５５】
ここで、上記第１ｐ型領域ｐ１を形成した後の第１伝導型不純物（ホウ素（Ｂ））と第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、前記図４の濃度プロファイルの模式図に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように形成されていることがわかる。
【００５６】
次に、図６（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３、第１絶縁膜４１に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
【００５７】
次に、図６（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により、シリコン膜中にヒ素（Ａｓ）がドーピングされるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【００５８】
上記第２実施例では、第１ｎ型領域ｎ１のエピタキシャル成長、偏析領域の除去する表面処理、第１ｐ型領域ｐ１のエピタキシャル成長を、エピタキシャル成長装置のチャンバ内で、ｉｎ−ｓｉｔｕで行うことが好ましい。そうすることで、エピタキシャル成長表面の汚染の防止が図れるとともに、スループットの向上が図れる。
【００５９】
また、上記第２実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００６０】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。このようにして、半導体装置２が形成される。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００６１】
上記第１、第２実施例の製造方法では、第１ｎ型領域（第２領域）ｎ１の表層を除去する表面処理を行うため、第１ｎ型領域ｎ１の表層に高濃度にドーピングされているｎ型の不純物領域を除去することができるので、第１ｎ型領域ｎ１上に第１ｐ型領域（第１領域）ｐ１をエピタキシャル成長によって形成する際に、第１ｎ型領域ｎ１のｎ型の不純物の偏析領域が除去される。これによって、第１ｐ型領域ｐ１をエピタキシャル成長によって形成する際に、第１ｎ型領域ｎ１表層の高濃度のｎ型不純物が第１ｐ型領域ｐ１中に拡散されるのが抑制される。よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように作製することが可能となるという利点がある。
【００６２】
また、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を順に積むように形成し、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１を半導体基板２１より上に形成することで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【００６３】
次に、本発明の半導体装置の製造方法が適用できる別構成の半導体装置の一例について、図７の概略構成断面図によって説明する。
【００６４】
図７に示すように、半導体装置３は、第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２を順に接合したサイリスタ構造を有するものである。
【００６５】
上記半導体装置３は、前記図１および図２によって説明した半導体装置１において、第２ｎ型領域ｎ２を半導体基板２１にｎ型不純物として、例えばヒ素、アンチモン、リン等を導入して形成したものである。この形成方法としては、ゲート電極２３、ハードマスク２４を加工した後、第１ｎ型領域ｎ１の形成領域を覆うイオン注入マスクを形成し、イオン注入により形成する。
【００６６】
このような構成の半導体装置３においても、第１ｎ型領域ｎ１を形成した後、本発明の製造方法の特徴とする表面処理工程を行い、その後、第１ｐ型領域ｐ１を形成する。
【００６７】
この半導体装置３においても、上記第１、第２実施例で説明したのと同様に、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように作製することが可能となるという利点がある。
【００６８】
以上説明したように、本発明の半導体装置の製造方法は、第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２を順に接合したサイリスタ構造を有する半導体装置の製造方法において、エピタキシャル成長により形成された第１ｎ型領域ｎ１上に、エピタキシャル成長によって第１ｐ型領域ｐ１を形成する工程を有する半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態（第１実施例）を示した製造工程断面図である。
【図２】本発明の一実施の形態（第１実施例）を示した製造工程断面図である。
【図３】第１ｎ型領域ｎ１の表層を除去する前後のヒ素の不純物濃度プロファイルを示した濃度プロファイルの模式図である。
【図４】第１ｐ型領域ｐ１を形成した後のヒ素とホウ素の不純物濃度プロファイルを示した濃度プロファイルの模式図である。
【図５】本発明の一実施の形態（第２実施例）を示した製造工程断面図である。
【図６】本発明の一実施の形態（第２実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法が適用できる別構成の半導体装置の一例について示した概略構成断面図である。
【図８】シリコン基板上にエピタキシャル成長させたホウ素ドープトシリコンエピタキシャル成長層の濃度プロファイル図である。
【図９】シリコン基板上にエピタキシャル成長させたヒ素ドープトシリコンエピタキシャル成長層の濃度プロファイル図である。
【図１０】ヒ素ドープトシリコンエピタキシャル層上にホウ素ドープトシリコンエピタキシャル成長層を形成した場合の濃度プロファイル図である。
【符号の説明】
【００７０】
１…半導体装置、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）
【技術分野】
【０００１】
本発明は、サイリスタ型記憶装置を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）の６５ｎｍ世代のＳＲＡＭ開発では、リーク電流の増加、動作マージンの減少といった問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が盛んに言われている。そこで、これまでの６個のトランジスタで構成されるＳＲＡＭ（６Ｔｒ−ＳＲＡＭ）を置き換える新たなＳＲＡＭの検討が盛んに行われている。その有力な候補の一つに、サイリスタを用い、サイリスタ上に実現したゲート電極によりサイリスタのターンオン、ターンオフ特性を制御し、アクセストランジスタと直列に接続したとして、ＴＲＡＭ（Thyristor Random Access Memory）が提案されている。これは、サイリスタのｏｆｆ領域を「０」、ｏｎ領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、特許文献１参照）。
【０００４】
ＰＮＰＮ接合で形成されるサイリスタＲＡＭをバルク基板に形成する場合、深さ方向の不純物濃度プロファイルがメモリセルの大きさを決定づける。サイリスタに最適な深さ方向の不純物濃度プロファイルを実現するためには、選択エピタキシャル成長技術が必須の技術であるため、検討を進めている。従来プロセスにおいて、ｎ型領域ｎ１を形成するヒ素（Ａｓ）がドープされたエピタキシャル成長膜に積層して、ｐ型領域ｐ１を形成するホウ素（Ｂ）のドープトエピタキシャル成長を行うと、ヒ素がホウ素のドープトエピタキシャル成長膜中に偏析し、ｎ型領域ｎ１とｐ型領域ｐ１との界面において、いわゆる急峻な濃度プロファイルを有する界面の形成が困難となる。
【０００５】
ここで、シリコン基板上にホウ素（Ｂ）をドーピングしてシリコンエピタキシャル成長させた場合のホウ素の濃度プロファイルの一例を、図８に示す。また、シリコン基板上にヒ素（Ａｓ）をドーピングしてシリコンエピタキシャル成長させた場合のヒ素の濃度プロファイルの一例を、図９に示す。図９に示すように、ヒ素が表面に偏析しているのがわかる。次いで、上記濃度プロファイルが得られる条件で、シリコン基板上にヒ素（Ａｓ）をドーピングしてシリコンエピタキシャル成長させ、このヒ素ドープトシリコンエピタキシャル層上に、ホウ素（Ｂ）をドーピングしてシリコンエピタキシャル成長させた場合の濃度プロファイルの一例を、図１０に示す。図１０に示すように、ヒ素が表面に偏析しているのがわかる。
【０００６】
このように、通常、ヒ素のドープトエピタキシャル成長では、最表層に高濃度のヒ素が存在するため、そのヒ素が上層に形成されるホウ素のドープトエピタキシャル成長膜に偏析することにより、界面での急峻な不純物濃度プロファイルの形成を困難にしていた。
【０００７】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、ｎ型領域ｎ１を形成するヒ素（Ａｓ）がドープされたエピタキシャル成長膜に積層して、ｐ型領域ｐ１を形成するホウ素（Ｂ）のドープトエピタキシャル成長を行うと、ヒ素がホウ素のドープトエピタキシャル成長膜中に偏析し、ｎ型領域ｎ１とｐ型領域ｐ１との界面において、いわゆる急峻な濃度プロファイルを有する界面の形成が困難となる点である。
【０００９】
本発明は、サイリスタ構成の半導体装置において、１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域との界面において、急峻な濃度プロファイルを形成することを可能にする。
【課題を解決するための手段】
【００１０】
請求項１に係る本発明は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有する半導体装置の製造方法において、前記第２領域を第２伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、前記第２領域の表層を除去する表面処理を行う工程と、前記表面処理をした第２領域上に、前記第１領域を第１伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程とを備えたことを特徴とする。
【００１１】
請求項１に係る本発明では、第２領域を第２伝導型の不純物をドーピングしながらエピタキシャル成長により形成した後、第１領域を第１伝導型の不純物をドーピングしながらエピタキシャル成長により形成する際に、第２領域の表層を除去する表面処理を行うため、第２領域の表層に高濃度にドーピングされている第２伝導型の不純物領域を除去することができるので、第２領域上に第１領域をエピタキシャル成長によって形成する際に、第２領域中の第２伝導型の不純物の偏析が除去される。これによって、第１領域をエピタキシャル成長によって形成する際に、第２領域表層の高濃度の第２伝導型不純物が第１領域中に拡散されるのが抑制される。
【発明の効果】
【００１２】
請求項１に係る本発明によれば、第２領域中の第２伝導型の不純物の偏析が除去されるため、第１領域をエピタキシャル成長によって形成する際に、第２領域表層の高濃度の第２伝導型不純物が第１領域中に拡散されるのが抑制されるので、第１領域と第２領域との界面において、ドーパントの濃度プロファイルが急峻になるように作製することが可能となるという利点がある。
【発明を実施するための最良の形態】
【００１３】
本発明の一実施の形態（第１実施例）を、図１および図２の製造工程断面図によって説明する。
【００１４】
図１（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域（第３領域）ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用いる。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００１５】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００１６】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００１７】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【００１８】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００１９】
次に、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４２に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００２０】
次に、上記第２ｐ型領域ｐ２上の上記開口部４２に第２伝導型（ｎ型）の第１ｎ型領域（第２領域）ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えばｉｎ−ｓｉｔｕでｎ型不純物のヒ素がドーピングされる選択エピタキシャル成長により形成される。この第１ｎ型領域ｎ１のドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このときの選択エピタキシャル成長条件は、例えば、エピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０ｌ／ｍｉｎ〜３０ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いたが、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることもできる。
【００２１】
ここで、上記第１ｎ型領域ｎ１を形成した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、図３（１）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層には、ヒ素（Ａｓ）の高濃度領域が形成されていることがわかる。
【００２２】
次に、図１（２）に示すように、上記第１ｎ型領域ｎ１の表層のｎ型不純物の濃度が高い領域を除去する表面処理を行う。
【００２３】
まず、表面酸化法によって、上記第１ｎ型領域ｎ１の表層のｎ型不純物（本実施例ではヒ素（Ａｓ））の濃度が高い領域を酸化して、酸化層５１を形成する。このとき、半導体基板２１、ゲート電極２３は、第１絶縁膜４１、ハードマスク２３、サイドウォール２５、２６に被覆されているため、酸化されない。なお、図示はしていないが、酸化層５１は上記第１ｎ型領域ｎ１の側壁部分が露出している場合には、その側壁部分にも形成される。上記表面酸化法にはウエット酸化とドライ酸化がある。
【００２４】
例えば、ウエット酸化法は、アンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）を用いる。このアンモニア過水は、ＳＣ１と呼ばれている。酸化条件は、一例として、ＳＣ１の成分濃度を、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１:１〜５：４〜２００とし、液温を２５℃〜７０℃、酸化時間を５ｍｉｎ〜２０ｍｉｎとした。
【００２５】
または、上記ウエット酸化法には、塩酸過水（ＨＣｌ2＋Ｈ2Ｏ2＋Ｈ2Ｏ）を用いる。この塩酸過水は、ＳＣ２と呼ばれている。酸化条件は、一例として、ＳＣ２の成分濃度を、ＨＣｌ2：Ｈ2Ｏ2：Ｈ2Ｏ＝１:１〜５：４〜２００とし、液温を２５℃〜４０℃、酸化時間を５ｍｉｎ〜２０ｍｉｎとした。
【００２６】
または、上記ウエット酸化法には、オゾン水（Ｏ3＋Ｈ2Ｏ）を用いる。このオゾン水は、オゾン濃度を１ｐｐｍ〜２０ｐｐｍとし、酸化時間を１ｍｉｎ〜１０ｍｉｎとした。
【００２７】
または、上記ウエット酸化法には、硫酸過水（Ｈ2ＳＯ4＋Ｈ2Ｏ2）を用いる。この硫酸過水での酸化条件は、一例として、成分濃度を、Ｈ2ＳＯ4：Ｈ2Ｏ2＝１〜１５:１とし、液温を８０℃〜１５０℃、酸化時間を５ｍｉｎ〜２０ｍｉｎとした。
【００２８】
また、上記ドライ酸化法としては、酸素（Ｏ2）プラズマ処理がある。
【００２９】
次に、図１（３）に示すように、エッチングにより上記酸化層５１（前記図１（２）参照）を除去する。このエッチングでは、一例として、希フッ酸（ＤＨＦ）をエッチング液に用いたウエットエッチングもしくはフッ化水素（ＨＦ）とアンモニア（ＮＨ3）からなるエッチングガス（例えばＣＯＲ）を用いたドライエッチングにより、上記酸化層５１を除去する。したがって、上記ハードマスク２４、第１絶縁膜４１は、酸化シリコンのエッチングマスクとなる材料、例えば窒化シリコン膜で形成されていることが好ましいが、酸化シリコンで形成されていても、上記酸化層５１の膜厚より十分に厚く形成されていれば問題はない。また、上記ＤＨＦによるエッチングでは次のエピタキシャル成長工程の前処理の機能も有する。
【００３０】
また、上記ウエットエッチングには、エッチング液にアンモニア過水（ＮＨ4ＯＨ＋Ｈ2Ｏ2＋Ｈ2Ｏ）を用いることもできる。このアンモニア過水は、ＳＣ１と呼ばれている。酸化条件は、一例として、ＳＣ１の成分濃度を、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１:１〜５：５〜５０とし、液温を５０℃〜８０℃、エッチング時間を５ｍｉｎ〜３０ｍｉｎとした。
【００３１】
次に、エピタキシャル成長前処理を行う。この前処理は、例えば、ＤＨＦ処理もしくはＣＯＲ処理による。
したがって、上記ＤＨＦやＣＯＲによるエッチング処理はエピタキシャル成長前処理の役割も果たす。
【００３２】
ここで、表面処理を行って、第１ｎ型領域ｎ１の表層を除去した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、図３（２）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層のヒ素（Ａｓ）の高濃度領域が除去されていることがわかる。
【００３３】
次に、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域（第１領域）ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成される。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、Ｂ2Ｈ6（５０ｐｐｍにＨ2で希釈）のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１．３３ｋＰａに設定した。上記エピタキシャル成長では、第１ｎ型領域ｎ１以外は、第１絶縁膜４１、サイドウォール２６等の絶縁膜に被覆されているので、第１ｐ型領域ｐ１は第１ｎ型領域ｎ１上に選択的に成長される。
【００３４】
尚、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を成長させる各エピタキシャル成長では、エピタキシャル成長室の容積が５Ｌ-２０Ｌの装置を用いたが、その体積比からプロセスガス流量比を上記値とすることで、種々の大きさのエピタキシャル成長室を有するバッチ式エピタキシャル成長装置、枚葉式エピタキシャル成長装置においても実現可能である。
【００３５】
ここで、上記第１ｐ型領域ｐ１を形成した後の第１伝導型不純物（ホウ素（Ｂ））と第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、図４の濃度プロファイルの模式図に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように形成されていることがわかる。
【００３６】
次に、図２（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３、第１絶縁膜４１に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
【００３７】
次に、図２（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により、シリコン膜中にヒ素（Ａｓ）が含まれるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【００３８】
また、上記第１実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００３９】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。このようにして、半導体装置１が形成される。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００４０】
次に、本発明の一実施の形態（第２実施例）を、図５および図６の製造工程断面図によって説明する。
【００４１】
図５（１）に示すように、半導体基板２１には例えばシリコン基板を用いる。この半導体基板２１に素子形成領域を分離する素子分離領域（図示せず）を形成した後、半導体基板２１の素子形成領域の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域（第３領域）ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用いる。このドーパント濃度は、１×１０18ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００４２】
次に、上記半導体基板２１上にゲート絶縁膜２２を形成する。このゲート絶縁膜２２は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００４３】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２２上にゲート電極２３を形成する。上記ゲート電極２３は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００４４】
上記ゲート電極２３は、例えば、上記ゲート絶縁膜２２上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク２４として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。その後、上記エッチングマスクを除去する。
【００４５】
次に、上記ゲート電極２３の側壁にサイドウォール２５、２６を形成する。例えば、ゲート電極２３を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２５、２６を形成することができる。上記サイドウォール２５、２６は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００４６】
次に、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６等を被覆する第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の一方側（図面右側）、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第１絶縁膜４１に開口部４２を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第１絶縁膜４２に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
【００４７】
次に、上記第２ｐ型領域ｐ２上の上記開口部４２に第２伝導型（ｎ型）の第１ｎ型領域（第２領域）ｎ１を形成する。このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。上記第１ｎ型領域ｎ１は、例えばｉｎ−ｓｉｔｕでｎ型不純物のヒ素がドーピングされる選択エピタキシャル成長により形成されるようにした。上記第１ｎ型領域ｎ１のドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、アルシン（ＡｓＨ3（１％Ｈ2希釈））、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、ＡｓＨ3のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０ｌ／ｍｉｎ〜３０ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１０１ｋＰａに設定した。また、上記ドーパントには、アルシン（ＡｓＨ3）ガスを用いたが、またホスヒン（ＰＨ3）やｎ型不純物を含む有機ソースなどを用いることもできる。
【００４８】
ここで、上記第１ｎ型領域ｎ１を形成した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、前記図３（１）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層には、ヒ素（Ａｓ）の高濃度領域が形成されていることがわかる。
【００４９】
次に、図５（２）に示すように、上記第１ｎ型領域ｎ１の表層のｎ型不純物の濃度が高い領域を除去する表面処理を行う。この表面処理は、例えばドライエッチングにより行う。
【００５０】
上記ドライエッチング条件は、一例として、エッチング雰囲気の圧力を１．３３ｋＰａ〜１０１ｋＰａ、基板温度を７００℃〜８００℃、エッチングガスに、塩化水素（ＨＣｌ）と水素（Ｈ2）を用い、ＨＣｌの供給流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎ、Ｈ2の供給流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎに設定する。
【００５１】
もしくは、上記ドライエッチング条件は、一例として、エッチング雰囲気の圧力を１．３３ｋＰａ〜１０１ｋＰａ、基板温度を７００℃−８００℃、エッチングガスに、塩素（Ｃｌ2）を用い、Ｃｌ2の供給流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎに設定する。
【００５２】
ここで、表面処理を行って、第１ｎ型領域ｎ１の表層を除去した後の第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、前記図３（２）の濃度プロファイルの模式図に示すように、第１ｎ型領域ｎ１の表層のヒ素（Ａｓ）の高濃度領域が除去されていることがわかる。
【００５３】
次に、図５（３）に示すように、エピタキシャル成長により上記第１ｎ型領域ｎ１上に第１伝導型（ｐ型）の第１ｐ型領域（第１領域）ｐ１を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により、膜中にホウ素（Ｂ）がドーピングされるようにした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。このときの選択エピタキシャル成長条件は、例えばエピタキシャル成長ガスに、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用い、例えば、ＤＣＳのガス流量を５０ｃｍ3／ｍｉｎ〜５００ｃｍ3／ｍｉｎの範囲、Ｂ2Ｈ6（５０ｐｐｍにＨ2で希釈）のガス流量を５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、ＨＣｌのガス流量を１５ｃｍ3／ｍｉｎ〜２００ｃｍ3／ｍｉｎの範囲、Ｈ2のガス流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲とした。また成膜時の基板温度を例えば７００℃〜８００℃、成膜雰囲気の圧力を１．３３ｋＰａに設定した。上記エピタキシャル成長では、第１ｎ型領域ｎ１以外は、第１絶縁膜４１、サイドウォール２６等の絶縁膜に被覆されているので、第１ｐ型領域ｐ１は第１ｎ型領域ｎ１上に選択的に成長される。
【００５４】
尚、上記第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を成長させる各エピタキシャル成長では、エピタキシャル成長室の容積が５Ｌ-２０Ｌの装置を用いたが、その体積比からプロセスガス流量比を上記値とすることで、種々の大きさのエピタキシャル成長室を有するバッチ式エピタキシャル成長装置、枚葉式エピタキシャル成長装置においても実現可能である。
【００５５】
ここで、上記第１ｐ型領域ｐ１を形成した後の第１伝導型不純物（ホウ素（Ｂ））と第２伝導型不純物（ヒ素（Ａｓ））の不純物濃度プロファイルを調べると、前記図４の濃度プロファイルの模式図に示すように、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように形成されていることがわかる。
【００５６】
次に、図６（４）に示すように、上記ゲート電極２３、ハードマスク２４、サイドウォール２５、２６、上記第１絶縁膜４１等を被覆する第２絶縁膜４３を形成する。この第２絶縁膜４３は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２３の他方側、すなわち第２ｐ型領域ｐ２の少なくとも一部上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第２ｐ型領域ｐ２上の上記第２絶縁膜４３、第１絶縁膜４１に開口部４４を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板２１（第２ｐ型領域ｐ２）面を露出させることができる。ここでは一例として、上記第２絶縁膜４３に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。その後、上記エッチングマスクを除去する。
【００５７】
次に、図６（５）に示すように、上記第２ｐ型領域ｐ２上の上記開口部４４に第２伝導型（ｎ型）の第２ｎ型領域ｎ２を形成する。この第２ｎ型領域ｎ２は、例えばシリコンの選択エピタキシャル成長により、シリコン膜中にヒ素（Ａｓ）がドーピングされるようにした。このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン（ＡｓＨ3）ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。また、上記ドーパントガスはホスヒン（ＰＨ3）や有機ソースなど、ｎ型不純物を用いることができる。
【００５８】
上記第２実施例では、第１ｎ型領域ｎ１のエピタキシャル成長、偏析領域の除去する表面処理、第１ｐ型領域ｐ１のエピタキシャル成長を、エピタキシャル成長装置のチャンバ内で、ｉｎ−ｓｉｔｕで行うことが好ましい。そうすることで、エピタキシャル成長表面の汚染の防止が図れるとともに、スループットの向上が図れる。
【００５９】
また、上記第２実施例では、第１ｎ型領域ｎ１、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２を先に形成した後に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば１０００℃のスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００６０】
次に、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記第１絶縁膜４１、第２絶縁膜４３を除去する。また、層間絶縁膜（図示せず）を形成する前に、ゲート電極２３上のハードマスク２４を除去し、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極上に、サリサイド工程によってシリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）を形成してもよい。このようにして、半導体装置２が形成される。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００６１】
上記第１、第２実施例の製造方法では、第１ｎ型領域（第２領域）ｎ１の表層を除去する表面処理を行うため、第１ｎ型領域ｎ１の表層に高濃度にドーピングされているｎ型の不純物領域を除去することができるので、第１ｎ型領域ｎ１上に第１ｐ型領域（第１領域）ｐ１をエピタキシャル成長によって形成する際に、第１ｎ型領域ｎ１のｎ型の不純物の偏析領域が除去される。これによって、第１ｐ型領域ｐ１をエピタキシャル成長によって形成する際に、第１ｎ型領域ｎ１表層の高濃度のｎ型不純物が第１ｐ型領域ｐ１中に拡散されるのが抑制される。よって、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように作製することが可能となるという利点がある。
【００６２】
また、第２ｐ型領域ｐ２の一部上に第１ｎ型領域ｎ１、第１ｐ型領域ｐ１を順に積むように形成し、さらに、第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を積むように形成するため、デバイスの縮小化が図れる。また、第１ｐ型領域ｐ１および第１ｎ型領域ｎ１を半導体基板２１より上に形成することで、第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とに挟まれた第１ｎ型領域ｎ１の厚さ方向におけるマージンが取れるようになり、パンチスルー耐性が向上されるという利点がある。さらに、プロセスマージンが増大し、デバイス特性のウィンドウも大きくとれるようになる。その結果、特性改善が図られ、先々の世代のデバイス製造に適用できるという利点がある。
【００６３】
次に、本発明の半導体装置の製造方法が適用できる別構成の半導体装置の一例について、図７の概略構成断面図によって説明する。
【００６４】
図７に示すように、半導体装置３は、第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２を順に接合したサイリスタ構造を有するものである。
【００６５】
上記半導体装置３は、前記図１および図２によって説明した半導体装置１において、第２ｎ型領域ｎ２を半導体基板２１にｎ型不純物として、例えばヒ素、アンチモン、リン等を導入して形成したものである。この形成方法としては、ゲート電極２３、ハードマスク２４を加工した後、第１ｎ型領域ｎ１の形成領域を覆うイオン注入マスクを形成し、イオン注入により形成する。
【００６６】
このような構成の半導体装置３においても、第１ｎ型領域ｎ１を形成した後、本発明の製造方法の特徴とする表面処理工程を行い、その後、第１ｐ型領域ｐ１を形成する。
【００６７】
この半導体装置３においても、上記第１、第２実施例で説明したのと同様に、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１との界面において、ドーパントの濃度プロファイルが急峻になるように作製することが可能となるという利点がある。
【００６８】
以上説明したように、本発明の半導体装置の製造方法は、第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２を順に接合したサイリスタ構造を有する半導体装置の製造方法において、エピタキシャル成長により形成された第１ｎ型領域ｎ１上に、エピタキシャル成長によって第１ｐ型領域ｐ１を形成する工程を有する半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態（第１実施例）を示した製造工程断面図である。
【図２】本発明の一実施の形態（第１実施例）を示した製造工程断面図である。
【図３】第１ｎ型領域ｎ１の表層を除去する前後のヒ素の不純物濃度プロファイルを示した濃度プロファイルの模式図である。
【図４】第１ｐ型領域ｐ１を形成した後のヒ素とホウ素の不純物濃度プロファイルを示した濃度プロファイルの模式図である。
【図５】本発明の一実施の形態（第２実施例）を示した製造工程断面図である。
【図６】本発明の一実施の形態（第２実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法が適用できる別構成の半導体装置の一例について示した概略構成断面図である。
【図８】シリコン基板上にエピタキシャル成長させたホウ素ドープトシリコンエピタキシャル成長層の濃度プロファイル図である。
【図９】シリコン基板上にエピタキシャル成長させたヒ素ドープトシリコンエピタキシャル成長層の濃度プロファイル図である。
【図１０】ヒ素ドープトシリコンエピタキシャル層上にホウ素ドープトシリコンエピタキシャル成長層を形成した場合の濃度プロファイル図である。
【符号の説明】
【００７０】
１…半導体装置、ｐ１…第１ｐ型領域（第１領域）、ｎ１…第１ｎ型領域（第２領域）、ｐ２…第２ｐ型領域（第３領域）、ｎ２…第２ｎ型領域（第４領域）
【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有する半導体装置の製造方法において、
前記第２領域を第２伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、
前記第２領域の表層を除去する表面処理を行う工程と、
前記表面処理をした第２領域上に、前記第１領域を第１伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記表面処理は、塩素系エッチング種を用いたドライエッチングで行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記表面処理は、薬液を用いたウエットエッチングで行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記表面処理は、
前記第２領域の表層を酸化する工程と、
前記酸化した領域を除去する工程と
からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたサイリスタを有する半導体装置の製造方法において、
前記第２領域を第２伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程と、
前記第２領域の表層を除去する表面処理を行う工程と、
前記表面処理をした第２領域上に、前記第１領域を第１伝導型の不純物をドーピングしながらエピタキシャル成長により形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記表面処理は、塩素系エッチング種を用いたドライエッチングで行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記表面処理は、薬液を用いたウエットエッチングで行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記表面処理は、
前記第２領域の表層を酸化する工程と、
前記酸化した領域を除去する工程と
からなることを特徴とする請求項１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−２６３１１３（Ｐ２００８−２６３１１３Ａ）
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願番号】特願２００７−１０５７０４（Ｐ２００７−１０５７０４）
【出願日】平成１９年４月１３日（２００７．４．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願日】平成１９年４月１３日（２００７．４．１３）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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