【課題】導電性バンプと金属パッドとの接触界面における好適な機械強度を有する半導体装置を、より簡素なプロセスにて製造することのできる半導体装置の製造方法及びその製法にて製造された半導体装置を提供する。
【解決手段】半導体装置を製造するにあたり、金属パッド形成工程として、半導体基板１０の表面ＲＳのうちの金属パッド３０の周縁部が形成される部分にＬＯＣＯＳ酸化膜１２を形成する第１層間膜形成工程と、ＬＯＣＯＳ酸化膜１２の表面を含む半導体基板１０の表面ＲＳに所定の膜厚にて金属膜を形成する金属膜形成工程と、金属膜の平面視形状を所定の形状に整形する整形工程とを実行する。こうした金属パッド形成工程を通じて、ＬＯＣＯＳ酸化膜１２の表面及び半導体基板１０の表面ＲＳの側面断面視形状を、金属パッド３０の側面断面視形状に転写する。 （もっと読む）

【課題】蓄積容量素子の占有面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること
【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、基板１上に形成され、ソース／ドレイン領域を有する半導体層３と、ゲート絶縁膜４と、ゲート電極５と、層間絶縁膜６ａと、ソース／ドレイン領域に接続する配線電極７１、７２と、保護膜８と、配線電極７２に接続する画素電極９と、半導体層３より延在して形成された下部容量電極３ａと、ゲート電極５と同じ層によって形成され、ゲート絶縁膜４を介して下部容量電極３ａの対面に配置された共通配線電極５ａと、層間絶縁膜６ａより膜厚の薄い誘電体膜（保護膜８）を介して共通配線電極５ａの対面に配置された上部容量電極９ａと、を備えるものである。 （もっと読む）

【課題】銅配線上に形成された導電層と銅配線との短絡や、ショートマージンの低下を防ぐ。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された絶縁膜１０４中に埋め込まれ、表面に複数のヒロック１０８が形成された下層銅配線１０６と、絶縁膜１０４および下層銅配線１０６上に形成された第１の層間絶縁膜１１２と、第１の層間絶縁膜１１２上に形成された第２の層間絶縁膜１１６と、第２の層間絶縁膜１１６上に形成された容量素子１２０とを含む。複数のヒロック１０８のうちの高さが最も高い少なくとも一つの上面が、第２の層間絶縁膜１１６の下面と接している。 （もっと読む）

【課題】パッシベーション膜の損傷を防ぎつつ、導電性パッドに導電性の針を当接させて行われる電気的な試験を正確に行うことが可能な半導体装置、半導体ウエハ構造、及び半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１０と、シリコン基板１０の上方に形成された層間絶縁膜４０と、層間絶縁膜４０の上に形成され、主導電膜４３ｂと、該主導電膜４３ｂよりも硬い表面導電膜４３ｄとを順に形成してなる導電性パッド４３ｐと、層間絶縁膜４０の上に形成され、導電性パッド４３ｐが露出する窓５１ａを備えたパッシベーション膜５１とを有し、導電性パッド４３ｐの上面に、表面導電膜４３ｄよりなる凸パターンPが形成された半導体装置による。 （もっと読む）

【課題】強誘電体キャパシタの電極を構成する金属膜相互間の接合強度を増大し、層間剥離を防止することができる強誘電体メモリセルおよび強誘電体メモリセルの製造方法を提供する。
【解決手段】半導体基板に形成されたトランジスタと、半導体基板上に形成された絶縁膜と、絶縁膜上に形成されてトランジスタと電気的に接続された下部電極と、下部電極上に形成された強誘電体からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極と、を含む強誘電体メモリセルにおいて、下部電極は、酸化イリジウムからなる第１電極層と、前記第１電極層よりも上方に設けられた白金からなる第２電極層と、第１および第２電極層の剥離強度を強化する剥離強度強化手段と、を有する。 （もっと読む）

【課題】抵抗値を向上させつつ高集積化が可能な薄膜抵抗を備えた半導体装置およびその製造方法を提供する。
【解決手段】薄膜抵抗９が樹脂層１０の表面の厚さＴ方向の凹部１６および凸部１７に沿って形成されていることを特徴とする。 （もっと読む）

【課題】本発明は、微細化しても剥離が生じ難い配線を形成することを図ることを目的とする。
【解決手段】集積回路が形成された半導体基板１０の、集積回路に電気的に接続された電極１２を有する面に、凹部２４を有するように樹脂層２０を形成する。樹脂層２０及び電極１２を覆うように導電膜３０を形成する。樹脂層２０の凹部２４の内側面及び底面上方で導電膜３０の一部が露出する開口４２を有するようにメッキレジスト層４０を導電膜３０上に形成する。導電膜３０に電流を流して行う電解メッキによって導電膜３０のメッキレジスト層４０からの露出部上に金属層５０を形成する。メッキレジスト層４０を除去する。金属層５０をマスクとして、導電膜３０の金属層５０からの露出部をエッチングして除去する。 （もっと読む）

【課題】ボンディングパッドを備えた半導体装置において、プローブ接触領域とボンディング領域を明瞭に区別して管理することができるボンディングパッドを有した半導体装置を提供する。
【解決手段】半導体装置は、ボンディングパッドと、ボンディングパッドの下層に設けられるスリットビア領域とを備えている。スリットビア領域は、複数本の幅広のスリットビアが平行に配置されている第一領域と、複数本の幅狭のスリットビアビアが平行に配置されている第二領域とを備える。 （もっと読む）

【課題】検査時のプロービング又はワイヤボンディングの際に、パッドの下層の絶縁膜にクラックが発生するのを防止し、ワイヤボンディングでのパッド剥がれを防止する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０１上に形成された一の絶縁膜１１２と、一の絶縁膜１１２の上に形成された一の金属パターン１１６と、一の絶縁膜１１２および一の金属パターン１１６の上に形成された他の絶縁膜１１７と、他の絶縁膜１１７の上に一の金属パターン１１６と対向して形成された他の金属パターン１１９と、他の金属パターン１１９の周囲に配置して、他の絶縁膜１１７中に形成された接続孔１２０ｂとを備え、接続孔１２０ｂを通じて一の金属パターン１１６と他の金属パターン１１９を直接接触させて電気的に接続する。 （もっと読む）

【課題】外部接続端子を有する半導体装置に、電気特性試験とバーンイン試験と外部接続端子の形成とをウェハ状態で一括して、かつ各部に損傷を与えることなく行うことが出来る電極構造を具備させる。
【解決手段】半導体基板１の電極パッド２上に形成する突起電極４を、上面中央部に位置する第１の平坦領域１４ａと、それを囲んで上面外周部近傍に位置する第２の平坦領域１４ｂと、両領域１４ａ，１４ｂの間の第１の凸領域１４ｃとを有する構造とする。これにより、凹凸形状の突起電極４上で電気特性検査を行うことで電極パッド２下へのダメージを避けることができる。電気特性検査によって不良と判定された半導体装置を共通配線から電気的に切り離す際に第１の平坦領域１４ａのみに不導体被膜６を形成することができ、バーンイン試験および外部接続端子の形成を確実に安定して行うことが可能となる。 （もっと読む）

【課題】信頼性の高い電子デバイスを、容易かつ効率よく製造する方法を提供する。
【解決手段】電子デバイスの製造方法は、ベース基板１２と、ベース基板１２上に形成された電気的接続部１４とを有する電子モジュール（基板１０）を用意する工程と、電子モジュール上に、電気的接続部１４を覆うように樹脂材料３０を設ける工程と、樹脂材料３０上に、少なくとも一部が電気的接続部１４と重複するように、配線３４を形成する工程と、電気的接続部１４と配線３４との重複領域において、配線３４を電気的接続部１４に向かって押圧し、樹脂材料３０を変形させながら電気的接続部１４と配線３４とを近接させて、電気的接続部１４と配線３４とを接触させて電気的に接続する工程と、を含む。 （もっと読む）

【課題】小型化を実現しつつ所望の抵抗値を得ることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体チップ２と、半導体チップ２の一方の面側に合成樹脂によって形成された凸部材６，７と、少なくとも一部が凸部材上に形成された膜状の抵抗素子８とを備えている。上記構成により、膜状の抵抗素子８を半導体チップ２の第１面２Ａから離れる方向に引き延ばすことができ、少ない占有面積で所望の抵抗値を持った薄膜抵抗８を実現できる。 （もっと読む）

【課題】再配線層を複層構造とすることなく、再配線の引き廻し自由度を高め、複雑な外部端子配置や外部端子密度の増加に対応でき、メタルポストと外部端子の接合強度にも優れ、信頼性に優れたＷＬ−ＣＳＰ型半導体装置を提供する。
【解決手段】本発明の半導体装置１は、パッド電極１５に接続された再配線層２７上に、周囲を樹脂封止されたメタルポスト３０が形成され、メタルポスト３０の表面に外部端子３１が接合されたＷＬ−ＣＳＰ型半導体装置であり、メタルポスト形成用フォトレジストを特性の異なる２層構成として、その上部の溶解度を下部より大きくし、全体を同一条件で現像することで、前記メタルポスト形成用フォトレジストに上端側を拡径した開孔部を形成し、この上端側を拡径した開孔部により、外部端子側面３０ｂの面積が、再配線層側面３０ａの面積より大きいメタルポスト３０を形成することを特徴とする。 （もっと読む）

【課題】ＤＲＡＭメモリセル形成時の熱処理による負荷を低減させ、メモリセルおよびこれと同一基板上に形成されるＭＩＳＦＥＴの特性を向上させる。
【解決手段】メモリセル形成領域に、情報転送用ＭＩＳＦＥＴＱｓとキャパシタＣからなるメモリセルが形成され、論理回路形成領域に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される半導体集積回路装置の、キャパシタＣが形成される酸化シリコン膜４１を、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて形成する。その結果、酸化シリコン膜４１からの脱ガス量を低減でき、脱ガスによってキャパシタＣの下部電極４３を構成するシリコン膜表面のシリコン粒の成長が阻害されず、容量を大きくすることができ、また、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省くことができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。 （もっと読む）

【課題】外力を受けても変形あるいは破壊しにくい半導体装置の構造及びその製造方法を提供する。
【解決手段】半導体基板１上に設けられた複数の配線電極３及び上記複数の配線電極３のうち所定の配線電極間に設けられたエアーブリッジ電極６を備え、上記配線電極３とエアーブリッジ電極６との接続は、上記配線電極３に掘り込み部３ｂを形成し、上記エアーブリッジ電極６の脚部の接続部６ｂを上記掘り込み部３ｂに埋め込むことによって行う構成とする。 （もっと読む）

【課題】配線基板（インタポーザ）を使用しないウェハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ）などの半導体パッケージにあっては、ウェハ上のメタルポストを端子として回路基板などに接続する際に、ポストに作用する応力によって、ポストに被覆されている導電層の剥離などを生じる可能があるため、これを確実に防止できる技術の開発が求められていた。
【解決手段】半導体パッケージ２０は、ウェハ１上に設けられた電極２および絶縁層３と、電極２に接続された再配線層６と、これらを封止する封止樹脂層８と、半田バンプ１１が形成されたポスト７とを有し、ポスト７は、絶縁層３上に形成された樹脂製突部４と、その側面４ｃおよび頂部４ａの少なくとも一部を被覆し、これらを露出する開口部を有し、再配線層６と半田バンプ１１とに接続された導電層１６０を有することを特徴とする。 （もっと読む）

【課題】本発明の目的は、プロービングの際に針ずれが起こるのを防ぐことのできる半導体装置および半導体装置の検査方法を提供することにある。
【解決手段】電極１に、検査用プローブを挿入するための溝部２を形成する。溝部２は底面と側面とからなる。底面３の幅寸法は、頂点１０に向かってしだいに小さくなっている。検査を行う際には、溝部２に検査用プローブを挿入する。その後、底面３の幅寸法が小さい側に向けて、検査用プローブを誘導する。その後、検査用プローブの二つの箇所が、溝部の側面に当接する。これにより、検査時にプローブの摺動が抑制される。 （もっと読む）

【課題】 配線に必要な空間を確保しつつ、高速の伝送信号を減衰少なく配線上に流すことができる半導体装置を提供する。
【解決手段】 シリコン基板１上に、第１のＭＯＳ型トランジスタ２、第２のＭＯＳ型トランジスタ３、配線部４、第１のゲートコントロール回路５、第２のゲートコントロール回路６、及び層間絶縁膜１３を有する半導体装置である。
第１のＭＯＳ型トランジスタ２の第１のドレイン９と、第２のＭＯＳ型トランジスタ３の第２のソース１０は、配線部４を介して接続されている。
また、配線部４の下のシリコン基板１上には、凹部２０が形成されている。凹部２０は、シリコン基板１を所定の深さまで掘り下げて形成されている。 （もっと読む）

【課題】 本発明の目的は、製造プロセスの容易化及び信頼性の向上を図ることにある。
【解決手段】 半導体装置の製造方法は、（ａ）電極パッド１６及びパッシベーション膜１８を有する半導体基板１０の上方に、樹脂層３０を形成する工程と、（ｂ）樹脂層３０をキュアすることにより、樹脂突起４０を形成する工程と、（ｃ）電極パッド１６と電気的に接続する導電層５０を、電極パッド１６の上方から樹脂突起４０の上方に至るように形成する工程と、（ｄ）検査端子７０の成型面７２により導電層５０を介して樹脂突起４０を押し潰すことにより、樹脂突起４０を成型するとともに電気的検査を行う工程と、を含む。 （もっと読む）

【課題】ＭＩＳＦＥＴの微細化を推進することのできる絶縁膜形成技術を提供する。
【解決手段】ＭＩＳＦＥＴ（Ｑｓ、Ｑｎ、Ｑｐ）のゲート電極９上に形成する平坦化絶縁膜として、ＨＳＱ−ＳＯＧ膜を約８００℃の高温で熱処理したＳＯＧ膜１６を使用する。また、上層の配線（５４、５５、５６、６２、６３）間の層間絶縁膜として、上記のような高温の熱処理を施さないＨＳＱ−ＳＯＧ膜５７を使用する。 （もっと読む）