SOG膜の形成方法
【課題】MISFETの微細化を推進することのできる絶縁膜形成技術を提供する。
【解決手段】MISFET(Qs、Qn、Qp)のゲート電極9上に形成する平坦化絶縁膜として、HSQ−SOG膜を約800℃の高温で熱処理したSOG膜16を使用する。また、上層の配線(54、55、56、62、63)間の層間絶縁膜として、上記のような高温の熱処理を施さないHSQ−SOG膜57を使用する。
【解決手段】MISFET(Qs、Qn、Qp)のゲート電極9上に形成する平坦化絶縁膜として、HSQ−SOG膜を約800℃の高温で熱処理したSOG膜16を使用する。また、上層の配線(54、55、56、62、63)間の層間絶縁膜として、上記のような高温の熱処理を施さないHSQ−SOG膜57を使用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細なMISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成するための絶縁膜構造およびその形成プロセスに適用して有効な技術に関する。
【背景技術】
【0002】
従来、MISFETのゲート電極上に形成される絶縁膜を平坦化するには、ゲート電極上に堆積したBPSG(Boron-doped Phospho Silicate Glass)膜を約850〜900℃の高温でリフローする方法が用いられてきた。しかし、MISFETの微細化が進み、これに伴って隣接するゲート電極間のスペースが狭くなってくると、ゲート電極上の平坦化絶縁膜にBPSG膜を使用することが困難になる。
【0003】
微細化されたMISFETのソース、ドレインにコンタクトホールを通じて配線を接続するプロセスでは、ゲート電極の上面と側面とに窒化シリコン膜を形成し、この窒化シリコン膜とその上部に堆積した酸化シリコン系の絶縁膜とのエッチング速度差を利用することによって、ゲート電極との合わせ余裕を必要とせずにコンタクトホールを形成するセルフアライン・コンタクト(Self Align Contact;SAC)技術が使われる(特許文献1:特開平9−252098号公報)。
【0004】
しかし、微細なMISFETのゲート電極の上面と側面とに窒化シリコン膜を形成すると、隣接するゲート電極間のスペースが極めて狭くなるために、このスペースにBPSG膜を埋め込んだ時にボイド(空隙)が発生してしまう。また、0.25μm以下の微細なデザインルールで製造されるデバイスの場合、MISFETを形成した後に800℃を越える高温の熱処理を伴うBPSG膜を使用すると、MISFETの特性が劣化してしまう。
【0005】
有機溶媒に溶かしたシリコン化合物の薬液を基板上にスピン塗布し、約400〜450℃の熱処理(ベーク処理)を行って溶媒を気化させることにより得られるスピンオングラス(Spin On Glass; SOG)膜は、高アスペクト比のゲート電極間スペースを良好に埋め込むことのできる優れたギャップフィル性を備え、かつコストも安価であることから、プロセス処理温度の低温化が要求される0.25μm以降のMISデバイスにおいて、ゲート電極上に形成する平坦化絶縁膜としての利用が期待されている。
【0006】
また、水素シルセスキオキサンを原料とするSOG膜は、CVD法によって形成された酸化シリコン膜に比べて誘電率が低いことから、多層メタル配線間の層間絶縁膜に適用した場合には、配線遅延の低減効果も期待できる。
【0007】
しかしその反面、SOG膜は、(i)CVD−酸化シリコン膜に比べて耐湿性が乏しいため、メタル配線の腐食を引き起こす原因となる。(ii)膜が軟らかく、化学的機械研磨(Chemical Mechanical Polishing; CMP)の適用が困難なため、配線が密な領域と疎な領域とを含むグローバルな領域の平坦化を図ろうとすると、SOG膜の上部に酸化シリコン膜を堆積してからCMPを行わなければならない、といった欠点があり、その改質技術が種々提案されている。
【0008】
特許文献2(特開平9−330982号公報)は、SOG膜の吸湿性を改善する方法として、SOG膜を400〜750℃の温度でベークし、必要に応じて酸素プラズマ処理(またはアルゴンイオン注入)を行った後、その上部に吸湿防止層(CVD−酸化膜など)を形成し、その後さらに550〜750℃の熱処理を行う技術を開示している。
【0009】
特許文献3(特開平8−78528号公報)は、SOG膜からの脱ガス(水分を含んだガス)によるAl配線の腐食を防止するために、Al配線の上部の絶縁膜(CVD−酸化膜/SOG膜/CVD−酸化膜)にスルーホールを形成し、次いで300〜350℃の熱処理を施して脱ガスを放出させた後、スルーホールの側壁に酸化シリコン膜からなるサイドウォールスペーサを形成する技術を開示している。
【0010】
特許文献4(特開平9−283515号公報)は、SOGを窒素などの不活性ガス雰囲気中で熱処理してセラミック状の酸化シリコン膜にした時にその表面に微小な突起が発生するのを防ぐために、水素シルセスキオキサン(HSQ)の溶液を基板上にスピン塗布した後、不活性ガス雰囲気中、400℃未満の第1の熱処理を行ってプレセラミック状の膜とした後、酸化性ガス雰囲気(酸素+窒素)中、400℃未満の第2の熱処理を行ってセラミック状の酸化シリコン膜を得る技術を開示している。
【0011】
特許文献5(特開平8−125021号公報)は、70〜220℃の予備熱処理によって半硬化させたSOG膜をオゾン/紫外線処理することによってその表層部を改質し、次に酸素または窒素雰囲気中で400〜500℃の前熱処理と700〜1000℃の後熱処理とを行ってSOG膜を完全硬化させる技術を開示している。
【0012】
特許文献6(特開平10−107026号公報)は、水素シルセスキオキサン(HSQ)を原料とするSOG膜を常温〜500℃の条件で電子ビームキュアすることによって、クラック耐性の向上および密度の増加を図る技術を開示している。
【0013】
【特許文献1】特開平9−252098号公報
【特許文献2】特開平9−330982号公報
【特許文献3】特開平8−78528号公報
【特許文献4】特開平9−283515号公報
【特許文献5】特開平8−125021号公報
【特許文献6】特開平10−107026号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明者は、MISFETのゲート電極上に形成する平坦化絶縁膜として、ポリシラザン系SOG膜および水素シルセスキオキサン系SOG膜の適用を検討した。
【0015】
ポリシラザンは、シリコン(Si)原子に窒素(N)原子と水素(H)原子とが結合した分子構造を有しているのが特徴である。このポリシラザンを原料とするSOG膜を形成するには、ポリシラザンを溶媒に溶かした薬液を基板上にスピン塗布した後、ベーク処理を行って溶媒を気化させる。次に、このSOG膜に高温のスチーム酸化処理を施すと、化学式(1)に示すように、Siに結合した水素とNH基とが反応して水素ガスおよびアンモニアガスが離脱し、Si−O−Si結合によって構成される緻密で耐湿性の高いSOG膜が得られる。
【0016】
【化1】
【0017】
ところが、このようにして得られたSOG膜は、ポリシラザンに由来する微量の残留窒素を含んでいるために、ゲート電極の上部に窒化シリコン膜を介してこのSOG膜を形成し、窒化シリコン膜とのエッチング速度差を利用してコンタクトホールを形成しようとすると、窒化シリコン膜とのエッチング選択比が十分に確保できないために、コンタクトホールの径が微細になると開孔が不能になってしまうことが本発明者の検討によって明らかになった。
【0018】
一方、水素シルセスキオキサンは、シリコン(Si)原子に酸素(O)原子と水素(H)原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。この水素シルセスキオキサンを原料とするSOG膜を形成するには、水素シルセスキオキサンを溶媒に溶かした薬液を基板上にスピン塗布した後、約400℃の熱処理を行って溶媒を気化させる。これにより、化学式(2)に示すように、Si−H結合の20〜30%程度が酸化されてSi−OH結合となったSOG膜が得られる。
【0019】
【化2】
【0020】
ところが、水素シルセスキオキサン系SOG膜は、分子中にSi−H結合が存在するために、膜を形成した以降のプロセスで400℃を大きく越える高温の熱処理が行われると水素起因の脱ガスが発生するという問題がある。
【0021】
例えば、水素シルセスキオキサン系SOG膜にスルーホールを形成し、その内部に導体層を埋め込む際、導体層の形成温度が400℃を超えると、スルーホール内に水素などのガスが発生する。そのために導体層の埋め込みが不十分となり、抵抗が増大するという問題が生じる。また、発生した水素ガスによってエッチング条件が変動するために、高アスペクト比のスルーホールを形成することが困難になるという問題が生じる。
【0022】
本発明の目的は、MISFETの微細化を推進することのできる絶縁膜形成技術を提供することにある。
【0023】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0024】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0025】
(1)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に第1絶縁膜を介在して第1層配線が形成され、前記第1層配線の上部に第2絶縁膜を介在して第2層配線が形成され、前記第1絶縁膜および前記第2絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(2)本発明の半導体集積回路装置は、前記請求項1において、前記ポリマーは、水素シルセスキオキサンである。
(3)本発明の半導体集積回路装置は、前記請求項1において、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(4)本発明の半導体集積回路装置は、前記請求項1において、前記第1絶縁膜の表面は、研磨によって平坦化されている。
(5)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に第1絶縁膜が形成され、前記第1絶縁膜の上部に第1電極と第2電極とそれらの間に介在する誘電体膜とからなる容量素子が形成され、前記容量素子の上部に第2絶縁膜が形成され、前記第1絶縁膜および前記第2絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(6)本発明の半導体集積回路装置は、前記請求項5において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(7)本発明の半導体集積回路装置は、前記請求項5において、前記容量素子の上部に第1メタル配線および第2メタル配線が形成され、前記第2絶縁膜は、前記第1メタル配線と前記第2メタル配線との間に介在する。
(8)本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記半導体領域と電気的に接続された第1導体膜が形成され、前記第1絶縁膜の上部に第2絶縁膜を介在して第2導体膜が形成され、前記第1絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
(9)本発明の半導体集積回路装置は、前記請求項8において、前記シリコン、酸素および水素からなるポリマーは、水素シルセスキオキサンであり、前記シリコン、窒素および水素からなるポリマーは、シラザンである。
(10)本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記半導体領域と電気的に接続された第1導体膜が形成され、前記第1絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
(11)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記MISFETのソース、ドレインの一方に電気的に接続された第1導体膜が形成され、前記第1絶縁膜の上部に前記第1導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第2絶縁膜を介在して第1メタル配線が形成され、前記第1絶縁膜および前記第2絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(12)本発明の半導体集積回路装置は、前記請求項11において、前記第1絶縁膜の表面は、研磨によって平坦化されている。
(13)本発明の半導体集積回路装置は、前記請求項11において、前記容量素子の容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
(14)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記MISFETのソース、ドレインの一方に電気的に接続された第1導体膜が形成され、前記第1絶縁膜の上部に前記第1導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第2絶縁膜を介在して第1メタル配線が形成され、前記第1絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(15)本発明の半導体集積回路装置は、半導体基板の主面上に形成されたMISFETの上部に第1絶縁膜を介在してビット線が形成され、前記ビット線の上部に第2絶縁膜を介在して容量素子が形成され、前記容量素子の上部に第3絶縁膜を介在して第1メタル配線が形成され、前記ビット線は、前記第1絶縁膜に形成された第1接続孔を通じて前記MISFETのソース、ドレインの一方に電気的に接続され、前記容量素子は、前記第2絶縁膜に形成された第2接続孔および前記第1絶縁膜に形成された第3接続孔を通じて前記ソース、ドレインの他方に電気的に接続され、前記第1絶縁膜、第2絶縁膜および前記第3絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第3絶縁膜の比誘電率は、前記第1絶縁膜および前記第2絶縁膜の比誘電率よりも小さい。
(16)本発明の半導体集積回路装置は、前記請求項15において、前記第1メタル配線の上部に第4絶縁膜を介在して第2メタル配線が形成され、前記第4絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第1絶縁膜および前記第2絶縁膜の比誘電率よりも小さい。
(17)本発明の半導体集積回路装置は、前記請求項15において、前記第1絶縁膜は、前記MISFETのゲート電極の上面と側面とを覆う窒化シリコン膜と、前記窒化シリコン膜の上部に形成された前記絶縁膜とによって構成され、前記絶縁膜の表面は、研磨によって平坦化されている。
(18)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上に窒化シリコン膜を形成した後、前記窒化シリコン膜の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施して溶媒を気化させることにより、絶縁膜を形成する工程、(c)前記窒化シリコン膜に対する前記絶縁膜のエッチング速度が大きい条件で前記絶縁膜をエッチングした後、前記窒化シリコン膜をエッチングすることによって、前記絶縁膜および前記窒化シリコン膜に接続孔を形成する工程。
(19)本発明の半導体集積回路装置の製造方法は、前記請求項18において、前記ポリマーは、水素シルセスキオキサンである。
(20)本発明の半導体集積回路装置の製造方法は、前記請求項18において、前記液状物質に前記第1熱処理を施した後、前記絶縁膜をエッチングする工程に先立ち、前記第1熱処理の温度よりも高い温度で前記絶縁膜に第2熱処理を施す。
(21)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の表面に半導体領域を形成した後、前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施して溶媒を気化させることにより、絶縁膜形成する工程、(c)酸素を含む雰囲気中で前記絶縁膜に第2熱処理を施した後、前記絶縁膜をドライエッチングして接続孔を形成する工程、(d)前記接続孔の内部に、前記半導体領域と電気的に接続された導体層を形成する工程。
(22)本発明の半導体集積回路装置の製造方法は、前記請求項21において、前記第2熱処理の温度は、前記第1熱処理の温度よりも高い。
(23)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第1熱処理を施して溶媒を気化させることにより、第1絶縁膜を形成する工程、(b)酸素を含む雰囲気中で前記第1絶縁膜に第2熱処理を施した後、前記第1絶縁膜の表面を化学的および機械的に研磨する工程、(c)前記第1絶縁膜の上部に導体膜を形成した後、前記導体膜をエッチングすることによって、導体片を形成する工程、(d)前記導体片の上部に第2絶縁膜を形成する工程。
(24)本発明の半導体集積回路装置の製造方法は、前記請求項23において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜膜の比誘電率よりも小さい。
(25)本発明の半導体集積回路装置の製造方法は、前記請求項23において、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(26)本発明の半導体集積回路装置の製造方法は、前記請求項23において、前記第2絶縁膜は、前記導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第1熱処理を施して溶媒を気化させることにより形成される。
(27)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上に複数の第1導体片を形成した後、前記第1導体片間のスペースおよび前記第1導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施して溶媒を気化させることにより、絶縁膜を形成した後、酸素を含む雰囲気中で前記絶縁膜に第2熱処理を施す工程、(c)前記絶縁膜の上部に第1電極、容量絶縁膜および第2電極からなる容量素子を形成する工程。
(28)本発明の半導体集積回路装置の製造方法は、前記請求項27において、前記第2熱処理の温度は、前記第1熱処理の温度よりも高い。
(29)本発明の半導体集積回路装置の製造方法は、前記請求項27において、前記第2熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
(30)本発明の半導体集積回路装置の製造方法は、前記請求項27において、前記容量素子の前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
(31)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上に複数の第1導体片を形成した後、前記第1導体片間のスペースおよび前記第1導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする第1液状物質を塗布する工程、(b)前記第1液状物質に第1熱処理を施して溶媒を気化させることにより、第1絶縁膜を形成した後、酸素を含む雰囲気中で前記第1絶縁膜に第2熱処理を施す工程、(c)前記第1絶縁膜の上部に第1電極、容量絶縁膜および第2電極からなる容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第2液状物質を塗布する工程、(d)前記第2液状物質に第3の熱処理を施して溶媒を気化させることにより、第2絶縁膜を形成する工程。
(32)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記ポリマーは、水素シルセスキオキサンである。
(33)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第2熱処理の温度は、前記第1熱処理の温度および前記第3熱処理の温度よりも高い。
(34)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第2熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
(35)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(36)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第1絶縁膜の上部に前記容量素子を形成する工程は、前記第1絶縁膜の上部にCVD法で第3絶縁膜を形成する工程と、前記第3絶縁膜に溝を形成する工程と、前記溝の内部に前記容量素子を形成する工程とを含む。
(37)本発明の半導体集積回路装置の製造方法は、半導体基板の主面にMISFETを形成した後、前記MISFETの上部に第1絶縁膜を形成する工程と、前記第1絶縁膜の上部に第1電極、容量絶縁膜および第2電極からなる容量素子を形成した後、前記容量素子の上部に第2絶縁膜を形成する工程とを含み、前記第1絶縁膜および前記第2絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(38)本発明の半導体集積回路装置の製造方法は、前記請求項37において、前記第1絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
(39)本発明の半導体集積回路装置の製造方法は、前記請求項37において、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(40)本発明の半導体集積回路装置の製造方法は、前記請求項37において、前記第2絶縁膜の上部に第1メタル配線が形成され、第1メタル配線の上部に第3絶縁膜を介在して第2メタル配線が形成され、前記第3絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(41)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面にMISFETを形成した後、前記MISFETの上部にシリコン、酸素および水素からなるポリマーを主成分とする第1液状物質を塗布する工程、(b)前記第1液状物質に第1熱処理を施すことによって第1絶縁膜を形成した後、酸素を含む雰囲気中、前記第1絶縁膜に前記第1熱処理よりも高温の第2熱処理を施す工程、(c)前記第1絶縁膜の上部にAlを主成分とするメタル配線を形成した後、前記メタル配線の上部にシリコン、酸素および水素からなるポリマーを主成分とする第2液状物質を塗布する工程、(d)前記第2液状物質に前記第2熱処理よりも低温の第3熱処理を施すことによって第2絶縁膜を形成する工程。
(42)本発明の半導体集積回路装置の製造方法は、前記請求項41において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(43)本発明の半導体集積回路装置の製造方法は、前記請求項41において、前記第3熱処理の温度は、前記メタル配線が劣化する温度よりも低い。
(44)本発明の半導体集積回路装置の製造方法は、前記請求項41において、前記(b)工程の後、前記第1絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
(45)本発明の半導体集積回路装置の製造方法は、前記請求項41において、(e)前記(d)工程の後、酸素を含む雰囲気中、前記第2絶縁膜の表面に紫外線を照射する工程、(f)前記紫外線が照射された前記第2絶縁膜の表面にシリコン、酸素および水素からなるポリマーを主成分とする第3液状物質を塗布する工程、(g)前記第3液状物質に第4熱処理を施すことによって、前記第2絶縁膜を厚膜化する工程、をさらに含む。
(46)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面にMISFETを形成した後、前記MISFETの上部にシリコン、酸素および水素からなるポリマーを主成分とする第1液状物質を塗布する工程、(b)前記第1液状物質に第1熱処理を施すことによって第1絶縁膜を形成した後、酸素を含む雰囲気中、前記第1絶縁膜に前記第1熱処理よりも高温の第2熱処理を施す工程、(c)前記第1絶縁膜の上部に容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第2液状物質を塗布する工程、(d)前記第2液状物質に前記第2熱処理よりも低温の第3熱処理を施すことによって第2絶縁膜を形成する工程。
(47)本発明の半導体集積回路装置の製造方法は、前記請求項46において、前記第3熱処理の温度は、前記容量素子の容量絶縁膜が劣化する温度よりも低い。
(48)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面の素子分離領域に溝を形成した後、前記溝の内部を含む前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施すことによって絶縁膜を形成した後、酸素を含む雰囲気中、前記絶縁膜に前記第1熱処理よりも高温の第2熱処理を施す工程、(c)前記第2熱処理が施された前記絶縁膜を化学的および機械的に研磨し、前記絶縁膜を前記溝の内部に残すことによって、前記半導体基板の主面に素子分離溝を形成する工程。
(49)本発明の半導体集積回路装置の製造方法は、前記請求項48において、前記ポリマーは、水素シルセスキオキサンである。
【0026】
上記した手段によれば、MISFETの上部に窒素を含まないポリマーを原料とする絶縁膜を形成することにより、窒化シリコン膜に対するドライエッチング速度比が大きい絶縁膜が得られるので、セルフアライン・コンタクトの形成が容易になる。
【0027】
上記した手段によれば、塗布膜を高温熱処理することにより、緻密な絶縁膜が得られるので、塗布膜にCMP法を適用することが可能となる。
【0028】
上記した手段によれば、メタル配線間の層間絶縁膜に低誘電率の絶縁膜を使用することにより、配線間の寄生容量の低減を図ることができる。
【0029】
上記した手段によれば、CVD法で形成する絶縁膜よりも安価な塗布膜を絶縁膜材料として使用することにより、半導体集積回路装置の製造コストを低減することができる。
【0030】
上記した手段によれば、塗布膜を高温熱処理することにより、実質的に水素を含まない絶縁膜が得られるので、塗布膜からの脱ガスの発生を防止することができる。
【発明の効果】
【0031】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0032】
(1)本発明によれば、窒素を含まない緻密なSOG膜を形成できるので、セルフアライン・コンタクトの形成が容易になり、半導体集積回路装置の微細化を推進することができる。
【0033】
(2)本発明によれば、SOG膜にCMP法を適用することが可能になるので、絶縁膜形成工程を短縮することができる。
【0034】
(3)本発明によれば、多層メタル配線間の層間絶縁膜に低誘電率のSOG膜を使用することにより、配線遅延の低減を図ることができる。
【0035】
(4)本発明によれば、絶縁膜材料に安価なSOG膜を使用することにより、半導体集積回路装置の製造コストを低減することができる。
【発明を実施するための最良の形態】
【0036】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0037】
本発明の実施の形態1であるDRAM(Dynamic Random Access Memory)の製造方法を図1〜図37を用いて工程順に説明する。なお、基板の断面を示す各図の左側部分はDRAMのメモリセルが形成される領域(メモリセルアレイ)を示し、右側部分は周辺回路領域を示している。
【0038】
まず、図1に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板(以下、単に基板という)1に素子分離溝2を形成する。
【0039】
上記素子分離2を形成するには、まず素子分離領域の基板1をエッチングして深さ350nm程度の溝を形成した後、基板1を約1000℃で熱酸化することによって、溝の内壁に膜厚10nm程度の薄い酸化シリコン膜6を形成する。この酸化シリコン膜6は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれるSOG膜7と基板1との界面に生じるストレスを緩和するために形成する。
【0040】
次に、上記溝の内部を含む基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布した後、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理(第1熱処理)を行って溶媒を気化させる。これにより、前記化学式(2)に示すように、Si−H結合の20〜30%程度が酸化されてSi−OH結合となったSOG膜が得られる。
【0041】
上記SOG膜は、CVD法で堆積した酸化シリコン膜に比べて微細なスペースのギャップフィル性に優れているため、溝のアスペクト比が大きい場合であっても、そのスペースを良好に埋め込むことができる。
【0042】
次に、本実施の形態では、上記SOG膜に対して酸素を含む雰囲気中、800℃以上の高温熱処理(第2熱処理)を施す。ここで酸素を含む雰囲気とは、分子状の酸素(O2)が存在する雰囲気だけでなく、例えばNOやNO2などの酸化性ガスが存在する雰囲気であってもよい。これにより、前記化学式(2)に示した反応がさらに進行し、Siと結合したOH基同士が反応して水(H2O)が離脱する結果、下記の化学式(3)に示すような分子構造を備えたSOG膜7が得られる。
【0043】
【化3】
【0044】
このようにして得られたSOG膜7は、微量の残留水素を除けば分子中に水素(H)が含まれておらず、実質的にSi−O−Si結合のみによって構成されているために、膜が緻密で耐湿性が高いという特性を備えている。
【0045】
次に、溝の上部のSOG膜7を化学的および機械的に研磨してその表面を平坦化することにより、素子分離溝2が完成する。
【0046】
次に、図2に示すように、基板1にp型不純物(ホウ素)およびn型不純物(例えばリン)をイオン打ち込みした後、約1000℃の熱処理で上記不純物を拡散させることによって、メモリセルアレイの基板1にp型ウエル3およびn型ウエル5を形成し、周辺回路領域の基板1にp型ウエル3およびn型ウエル4を形成する。
【0047】
次に、フッ酸系の洗浄液を用いて基板1(p型ウエル3およびn型ウエル4)の表面をウェット洗浄した後、約800℃の熱酸化でp型ウエル3およびn型ウエル4のそれぞれの表面に膜厚6nm程度の清浄なゲート酸化膜8を形成する。このゲート酸化膜8は、その一部に窒化シリコンを含んだ酸窒化シリコン膜で構成してもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート酸化膜8のホットキャリア耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板1をNOやNO2などの含窒素ガス雰囲気中で熱酸化する。
【0048】
次に、図3に示すように、ゲート酸化膜8の上部にリン(P)をドープした膜厚100nm程度の低抵抗多結晶シリコン膜9aをCVD法で堆積し、続いてその上部にスパッタリング法で膜厚5nm程度のWN膜9bと膜厚50nm程度のW膜9cとを堆積し、さらにその上部にCVD法で膜厚100nm程度の酸化シリコン膜10aを堆積する。
【0049】
次に、上記W膜9cの応力緩和とWN膜9bのデンシファイ(緻密化)とを目的として、窒素などの不活性ガス雰囲気中で約800℃の熱処理を行う。W膜9cの上部の酸化シリコン膜10aは、この熱処理時におけるW膜9cの表面保護と、次の工程で酸化シリコン膜10aの上部に堆積する窒化シリコン膜(10b)と下層のW膜9cとの界面の応力緩和を目的として形成する。
【0050】
次に、図4に示すように、酸化シリコン膜10aの上部にCVD法で膜厚100nm程度の窒化シリコン膜10bを堆積した後、フォトレジスト膜(図示せず)をマスクにして窒化シリコン膜10bをドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜10bを残す。
【0051】
次に、フォトレジスト膜を除去した後、図5に示すように、窒化シリコン膜10bをマスクにして酸化シリコン膜10a、W膜9c、WN膜9bおよび多結晶シリコン膜9aをドライエッチングすることにより、メモリセルアレイおよび周辺回路領域に多結晶シリコン膜9a、WN膜9bおよびW膜9cからなるゲート電極9を形成し、これらのゲート電極9の上部に酸化シリコン膜10aおよび窒化シリコン膜10bからなるキャップ絶縁膜10を形成する。なお、メモリセルアレイに形成されたゲート電極9は、ワード線WLとして機能する。
【0052】
次に、図6に示すように、ゲート電極9の両側のp型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn-型半導体領域11を形成し、n型ウエル4にp型不純物(ホウ素)をイオン打ち込みすることによってp-型半導体領域12を形成する。
【0053】
次に、図7に示すように、基板1上にCVD法で膜厚50nm程度の窒化シリコン膜13を堆積した後、メモリセルアレイの基板1の上部をフォトレジスト膜(図示せず)で覆い、周辺回路領域の窒化シリコン膜13を異方的にエッチングすることによって、周辺回路領域のゲート電極9の側壁にサイドウォールスペーサ13aを形成する。
【0054】
次に、周辺回路領域のp型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn+型半導体領域14(ソース、ドレイン)を形成し、n型ウエル4にp型不純物(ホウ素)をイオン打ち込みすることによってp+型半導体領域15(ソース、ドレイン)を形成する。ここまでの工程で、周辺回路領域にLDD(Lightly Doped Drain)構造のソース、ドレインを備えたnチャネル型MISFETQnおよびpチャネル型MISFETQpが形成される。
【0055】
次に、図8に示すように、ゲート電極9の上部にSOG膜16を形成する。SOG膜16を形成するには、まず基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布する。前記化学式(2)に示すように、水素シルセスキオキサンは、シリコン(Si)原子に酸素(O)原子と水素(H)原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。その分子量(n)は、通常数百〜一万、代表的には2000程度であり、比誘電率は2.7〜2.9程度である。
【0056】
次に、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理(第1熱処理)を行って溶媒を気化させる。これにより、前記化学式(2)に示すように、Si−H結合の20〜30%程度が酸化されてSi−OH結合となったSOG膜が得られる。このSOG膜の比誘電率は、3.2〜3.4程度である。
【0057】
上記SOG膜は、CVD法で堆積した酸化シリコン膜やBPSG膜に比べて微細な配線間のギャップフィル性に優れているため、ゲート電極9(ワード線WL)同士のスペースが極めて狭い場合であっても、そのスペースを良好に埋め込むことができる。
【0058】
次に、本実施の形態では、上記SOG膜に対して酸素を含む雰囲気中、約800℃、5〜10分程度の熱処理(第2熱処理)を施す。これにより、前記化学式(2)に示した反応がさらに進行し、Siと結合したOH基同士が反応して水(H2O)が離脱する結果、前記化学式(3)に示すような分子構造を備えたSOG膜16が得られる。このSOG膜16の比誘電率は、3.8〜4.0程度である。
【0059】
このようにして得られたSOG膜16は、微量の残留水素を除けば分子中に水素(H)が含まれておらず、実質的にSi−O−Si結合のみによって構成されているため、膜が緻密で耐湿性が高いという特性を備えている。
【0060】
上記化学式(3)に示すSOG膜16を得るには、約400℃の熱処理を施したSOG膜に対し、酸素を含む雰囲気中で少なくとも600℃以上の高温熱処理を施す必要がある。ここで酸素を含む雰囲気とは、分子状の酸素(O2)が存在する雰囲気だけでなく、例えばNOやNO2などの酸化性ガスが存在する雰囲気であってもよい。
【0061】
上記の高温熱処理を行う場合、雰囲気中の水蒸気(H2O)の濃度は極力低い方が望ましい。また、基板1上にスピン塗布した水素シルセスキオキサンの薬液に対して直接高温の熱処理を施すと、薬液中の溶媒の急激な気化によって膜中に気泡が生じたりするので、まず溶媒を気化させるためのベーク処理を行った後に高温熱処理を行う必要がある。
【0062】
後述するように、DRAMの製造工程では、容量素子の容量絶縁膜を形成する工程で、膜を結晶化したり、膜に酸素を供給したりするための高温熱処理が行われる場合がある。この場合、緻密なSOG膜16を得るための高温熱処理は、容量絶縁膜の形成工程で行われる熱処理温度以上の温度で行う必要がある。緻密なSOG膜16を得るための熱処理を容量絶縁膜形成工程の熱処理温度より低温で行うと、容量絶縁膜形成工程の熱処理時にSOG膜16の内部から残留水素を含んだガスが放出され、SOG膜16の膜質が劣化する恐れがある。ただし、緻密化なSOG膜16を得るための熱処理温度が高すぎると、MISFETの半導体領域(ソース、ドレインなど)に導入された不純物が基板1に拡散し、浅いpn接合が得られなくなるために、MISFETの相互コンダクタンス(Gm)の劣化やしきい値電圧のばらつきといった特性劣化を引き起こす。従って、緻密化なSOG膜16を得るための熱処理は、容量絶縁膜形成工程の熱処理温度より僅かに高い温度で行うことが望ましい。
【0063】
次に、図9に示すように、SOG膜16を化学的および機械的に研磨することによって、その表面を平坦化する。通常、400℃程度の熱処理によって得られるSOG膜は、CVD法で堆積した酸化シリコン膜に比べて膜が軟らかいために、CMP法の適用は困難であるが、約800℃の高温熱処理が施されたSOG膜16は、CVD法で堆積した酸化シリコン膜と同等以上の緻密な膜となるので、CMP法を適用することが可能となる。これにより、ゲート電極9の上部を1層のSOG膜16だけで平坦化することができるので、工程を短縮することができる。
【0064】
次に、図10に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリセルアレイのSOG膜16をドライエッチングした後、図11に示すように、SOG膜16の下層の窒化シリコン膜13をドライエッチングすることによって、n-型半導体領域11の上部にコンタクトホール18、19を形成する。
【0065】
上記SOG膜16のエッチングは、窒化シリコンに比べて酸化シリコン(SOG膜16)のエッチング速度が大きくなるような条件で行い、窒化シリコン膜13が完全には除去されないようにする。また、窒化シリコン膜13のエッチングは、シリコン(基板)や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、基板1やSOG膜7が深く削れないようにする。さらに、窒化シリコン膜13のエッチングは、窒化シリコン膜13が異方的にエッチングされるような条件で行い、ゲート電極9(ワード線WL)の側壁に窒化シリコン膜13を残すようにする。これにより、微細な径を有するコンタクトホール18、19がゲート電極9(ワード線WL)に対して自己整合(セルフアライン)で形成される。
【0066】
図12は、3種類の酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。図中のHSQ−SOGは、酸素を含む雰囲気中で約800℃の高温熱処理を施した上記SOG膜16、窒素含有SOGは、ポリシラザンから得られたSOG膜、PE−CVDは、プラズマCVD法で堆積した酸化シリコン膜を示している。また、窒化シリコン膜に対するエッチング速度比は、プラズマCVD法で堆積した酸化シリコン膜(PE−CVD)に直径1μmのコンタクトホールを形成する場合を1として示している。
【0067】
図示のように、ポリシラザンから得られたSOG膜(窒素含有SOG)は、分子中に窒素が残存しているために、コンタクトホールの径が微細になると窒化シリコン膜に対するエッチング速度比が急激に低下し、コンタクトホールを開孔することが困難となる。これに対し、本実施の形態のSOG膜(16)は、プラズマCVD法で堆積した酸化シリコン膜(PE−CVD)よりもさらにエッチング速度比が高く、0.25μm以下の微細な径のコンタクトホールも開孔することができた。また、水素シルセスキオキサンから得られたSOG膜16は、窒素を含有しないため、窒化シリコン膜に対するドライエッチング速度比が大きい。
【0068】
次に、図13に示すように、上記コンタクトホール18、19を通じてメモリセルアレイのp型ウエル3(n-型半導体領域11)にn型不純物(リンまたはヒ素)をイオン打ち込みすることによって、n+型半導体領域17(ソース、ドレイン)を形成する。ここまでの工程で、メモリセルアレイにnチャネル型で構成されるメモリセル選択用MISFETQsが形成される。
【0069】
次に、図14に示すように、コンタクトホール18、19の内部にプラグ20を形成する。プラグ20を形成するには、まずフッ酸を含んだ洗浄液を使ってコンタクトホール18、19の内部をウェット洗浄した後、コンタクトホール18、19の内部を含むSOG膜16の上部にリン(P)などのn型不純物をドープした低抵抗多結晶シリコン膜をCVD法で堆積し、続いてこの多結晶シリコン膜をエッチバック(またはCMP法で研磨)してコンタクトホール18、19の内部のみに残すことによって形成する。
【0070】
図15は、0.5%のフッ酸を含んだ洗浄液を使ってSOG膜をウェット洗浄した時のエッチング速度と、SOG膜を形成する際の熱処理温度との相関を示すグラフである。図示のように、400℃程度の熱処理(ベーク処理)を行っただけのSOG膜は、エッチング速度が極めて大きいため、このSOG膜に形成したコンタクトホールの内部をウェット洗浄するとその径が大きくなり、プラグを形成したときに隣り合ったコンタクトホール内のプラグ同士がリークしたり短絡したりする恐れがある。
【0071】
これに対し、800℃程度の高温熱処理で緻密化したSOG膜は、エッチング速度が小さいためにウェット洗浄によるコンタクトホール径の拡大は僅かで済む。すなわち、水素シルセスキオキサンから得られるSOG膜に800℃程度の高温熱処理を施した緻密なSOG膜16をゲート電極9の上部に形成することにより、メモリセルサイズを微細化した場合でも、隣り合ったコンタクトホール18、19内のプラグ20同士のリークや短絡を抑制することができる。
【0072】
次に、図16に示すように、SOG膜16の上部にCVD法で膜厚20nm程度の酸化シリコン膜21を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜21およびその下層のSOG膜16をドライエッチングすることによって、nチャネル型MISFETQnのソース、ドレイン(n+型半導体領域14)の上部にコンタクトホール22を形成し、pチャネル型MISFETQpのソース、ドレイン(p+型半導体領域15)の上部にコンタクトホール23を形成する。また、このとき同時に、周辺回路領域のpチャネル型MISFETQpのゲート電極9(およびnチャネル型MISFETQpの図示しない領域のゲート電極9)の上部にコンタクトホール24を形成し、メモリセルアレイのコンタクトホール18の上部にスルーホール25を形成する。
【0073】
次に、図17に示すように、nチャネル型MISFETQnのソース、ドレイン(n+型半導体領域14)の表面、pチャネル型MISFETQpのソース、ドレイン(p+型半導体領域15)の表面およびコンタクトホール18の内部のプラグ20の表面にそれぞれシリサイド膜26を形成した後、コンタクトホール22、23、24の内部およびスルーホール25の内部にプラグ27を形成する。
【0074】
上記シリサイド膜26は、例えばコンタクトホール22、23、24の内部およびスルーホール25の内部を含む酸化シリコン膜21の上部にスパッタリング法で膜厚30nm程度のTi膜と膜厚20nm程度のTiN膜とを堆積した後、基板1を約650℃で熱処理することによって形成する。また、プラグ27は、例えばコンタクトホール22、23、24の内部およびスルーホール25の内部を含む上記TiN膜の上部にCVD法で膜厚50nm程度のTiN膜および膜厚300程度のW膜を堆積した後、酸化シリコン膜21の上部のW膜、TiN膜およびTi膜をCMP法で研磨し、これらの膜をコンタクトホール22、23、24の内部およびスルーホール25の内部のみに残すことによって形成する。
【0075】
ソース、ドレイン(n+型半導体領域14、p+型半導体領域15)とその上部に形成されたプラグ27との界面にTiシリサイドからなる上記シリサイド膜26を形成することにより、ソース、ドレイン(n+型半導体領域14、p+型半導体領域15)とプラグ27とのコンタクト抵抗を低減することができるので、周辺回路を構成するMISFET(nチャネル型MISFETQn、pチャネル型MISFETQp)の動作速度が向上する。
【0076】
次に、図18に示すように、メモリセルアレイの酸化シリコン膜21の上部にビット線BLを形成し、周辺回路領域の酸化シリコン膜21の上部に第1層目の配線30〜33を形成する。ビット線BLおよび第1層目の配線30〜33は、例えば酸化シリコン膜21の上部にスパッタリング法で膜厚100nm程度のW膜を堆積した後、フォトレジスト膜をマスクにしてこのW膜をドライエッチングすることによって形成する。このとき、ビット線BLおよび配線30〜33の下層のSOG膜16が平坦化されているので、ビット線BLおよび配線30〜33を高い寸法精度でパターニングすることができる。
【0077】
次に、図19に示すように、ビット線BLおよび第1層目の配線30〜33の上部に膜厚300nm程度のSOG膜34を形成する。このSOG膜34は、前記SOG膜16と同様の方法で形成する。すなわち、ビット線BLおよび第1層目の配線30〜33を形成した基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布し、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行い、続いて窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理を行って溶媒を気化させた後、酸素を含む雰囲気中、約800℃、5〜10分程度の熱処理を施すことによって、前記化学式(3)に示すような分子構造を備えた緻密なSOG膜34を形成する。緻密なSOG膜34を得るための高温熱処理は、前述した理由により、後の工程で行われる容量絶縁膜を形成するための熱処理よりも僅かに高い温度で行う。
【0078】
なお、ビット線BLおよび配線30〜33の段差に起因してSOG膜34の表面に段差が生じる場合は、SOG膜34を化学的および機械的に研磨することによってその表面を平坦化する。
【0079】
次に、図20に示すように、SOG膜34の上部にCVD法で膜厚200nm程度の多結晶シリコン膜35を堆積した後、フォトレジスト膜をマスクにしてメモリセルアレイの多結晶シリコン膜35をドライエッチングすることによって、コンタクトホール19の上方の多結晶シリコン膜35に溝36を形成する。
【0080】
次に、図21に示すように、上記溝36の側壁にサイドウォールスペーサ37を形成した後、このサイドウォールスペーサ37と多結晶シリコン膜35とをマスクにしてSOG膜34およびその下層の酸化シリコン膜21をドライエッチングすることによって、コンタクトホール19の上部にスルーホール38を形成する。溝36の側壁のサイドウォールスペーサ37は、溝36の内部を含む多結晶シリコン膜35の上部にCVD法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングして溝36の側壁に残すことによって形成する。
【0081】
側壁にサイドウォールスペーサ37が形成された上記溝36の底部にスルーホール38を形成することにより、スルーホール38の径は、その下部のコンタクトホール19の径よりも小さくなる。これにより、メモリセルサイズを縮小しても、ビット線BLとスルーホール38との合わせマージンが確保されるので、次の工程でスルーホール38の内部に埋め込まれるプラグ39とビット線BLとの短絡を確実に防止することができる。
【0082】
次に、上記多結晶シリコン膜35とサイドウォールスペーサ37とをドライエッチングで除去した後、図22に示すように、スルーホール38の内部にプラグ39を形成する。プラグ39は、スルーホール38の内部を含むSOG膜34の上部にn型不純物(リン)をドープした低抵抗多結晶シリコン膜をCVD法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール38の内部のみに残すことによって形成する。
【0083】
次に、図23に示すように、SOG膜34の上部にCVD法で膜厚100nm程度の窒化シリコン膜40を堆積し、続いて窒化シリコン膜40の上部にCVD法で酸化シリコン膜41を堆積した後、図24に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリアレイの酸化シリコン膜41をドライエッチングし、続いてこの酸化シリコン膜41の下層の窒化シリコン膜40をドライエッチングすることにより、スルーホール38の上部に溝42を形成する。情報蓄積用容量素子の下部電極は、この溝42の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、溝42を形成する酸化シリコン膜41を厚い膜厚(例えば1.3μm程度)で堆積する必要がある。
【0084】
次に、図25に示すように、溝42の内部を含む酸化シリコン膜41の上部に、n型不純物(リン)をドープした膜厚50nm程度のアモルファスシリコン膜43aをCVD法で堆積した後、酸化シリコン膜41の上部のアモルファスシリコン膜43aをエッチバックすることにより、溝42の内壁に沿ってアモルファスシリコン膜43aを残す。
【0085】
次に、図26に示すように、溝42の内部に残った上記アモルファスシリコン膜43aの表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜43aの表面にモノシラン(SiH4)を供給し、続いて基板1を熱処理してアモルファスシリコン膜43aを多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜43が溝42の内壁に沿って形成される。この多結晶シリコン膜43は、情報蓄積用容量素子の下部電極として使用される。
【0086】
次に、図27に示すように、溝42の内部を含む酸化シリコン膜41の上部にCVD法で膜厚15nm程度の酸化タンタル(Ta2O5)膜44を堆積した後、酸素雰囲気中、約800℃、3分の熱処理を施すことによって、酸化タンタル膜44を結晶化すると共に、膜に酸素を供給することによって欠陥を修復する。この酸化タンタル膜44は、情報蓄積用容量素子の容量絶縁膜として使用される。
【0087】
前述したように、SOG膜16およびSOG膜34を緻密化するための高温熱処理は、酸化タンタル膜44を結晶化するための上記熱処理よりも高い温度で行われる。従って、酸化タンタル膜44を高温で熱処理してもSOG膜16およびSOG膜34の膜質が劣化することはない。
【0088】
次に、図28に示すように、溝42の内部を含む酸化タンタル膜44の上部にCVD法とスパッタリング法とを併用して膜厚150nm程度のTiN膜45を堆積した後、フォトレジスト膜(図示せず)をマスクにしてTiN膜45と酸化タンタル膜44とをドライエッチングすることにより、TiN膜45からなる上部電極、酸化タンタル膜44からなる容量絶縁膜および多結晶シリコン膜43からなる下部電極で構成される情報蓄積用容量素子Cを形成する。ここまでの工程により、メモリセル選択用MISFETQsとこれに直列に接続された情報蓄積用容量素子CとからなるDRAMのメモリセルが完成する。
【0089】
情報蓄積用容量素子Cの容量絶縁膜は、上記酸化タンタル膜44だけでなく、PZT、PLT、PLZT、PbTiO3、SrTiO3、BaTiO3、BST、SBTまたはTa2O5など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜によって構成してもよい。
【0090】
次に、情報蓄積用容量素子Cの上部に以下のような方法で2層のAl配線を形成する。
【0091】
まず、図29に示すように、情報蓄積用容量素子Cの上部にCVD法で膜厚100nm程度の酸化シリコン膜50を堆積する。このとき、周辺回路領域には厚い膜厚の酸化シリコン膜41が残っているので、基板1の表面から酸化シリコン膜50の表面までの高さ(標高)は、メモリセルアレイと周辺回路領域とでほぼ同じになる。
【0092】
次に、図30に示すように、フォトレジスト膜(図示せず)をマスクにして周辺回路領域の第1層配線30、33の上部の酸化シリコン膜50、41、窒化シリコン膜40およびSOG膜34をドライエッチングすることによってスルーホール51、52を形成した後、スルーホール51、52の内部にプラグ53を形成する。プラグ53は、例えば酸化シリコン膜50の上部にスパッタリング法で膜厚100nm程度のTiN膜を堆積し、さらにその上部にCVD法で膜厚500nm程度のW膜を堆積した後、これらの膜をエッチバックしてスルーホール51、52の内部に残すことにより形成する。
【0093】
次に、図31に示すように、酸化シリコン膜50の上部に第2層目の配線54〜56を形成する。配線54〜56は、例えば酸化シリコン膜50の上部にスパッタリング法で膜厚50nm程度のTiN膜、膜厚500nm程度のAl(アルミニウム)合金膜および膜厚50nm程度のTi膜を堆積した後、フォトレジスト膜(図示せず)をマスクにしてこれらの膜をドライエッチングすることにより形成する。このとき、配線54〜56の下層の酸化シリコン膜50は、その標高がメモリセルアレイと周辺回路領域とでほぼ同じになっているため、配線54〜56を高い寸法精度でパターニングすることができる。
【0094】
次に、図32に示すように、第2層目の配線54〜56の上部にSOG膜57を形成する。SOG膜57を形成するには、基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布した後、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行い、さらに窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理を行って溶媒を気化させる。
【0095】
このように、本実施の形態では、情報蓄積用容量素子Cの下層に形成するSOG膜(16、34)を約800℃の高温熱処理で緻密化するのに対し、情報蓄積用容量素子Cの上層に形成すSOG膜57には、高温の熱処理を施さない。
【0096】
水素シルセスキオキサンを約400℃で熱処理して形成した上記SOG膜57の比誘電率は3.2〜3.4程度であり、高温熱処理で緻密化したSOG膜(16、34)の比誘電率(3.8〜4.0程度)よりも小さい。すなわち、第2層目の配線54〜56と後の工程でその上層に形成される第3層目の配線との層間に形成する絶縁膜として、誘電率が低いSOG膜57を使用することにより、配線間容量を低減することができるので、DRAMの動作速度が向上する。
【0097】
なお、第2層目の配線54〜56と第3層目の配線との層間に形成する絶縁膜として、低誘電率のSOG膜57の下層と上層とにプラズマCVD法で堆積した酸化シリコン膜を形成して3層構造(酸化シリコン膜/SOG膜/酸化シリコン膜)の絶縁膜としてもよい。また、配線間の容量がそれ程問題にならないような場合は、低誘電率のSOG膜57に代えて、ポリシラザン系SOG膜(比誘電率=4.0〜5.0程度)を使用してもよい。ただし、いずれの場合もAl膜を主体とする配線54〜56や、酸化タンタル膜44で構成された容量素子の熱劣化を防止するために、SOG膜の熱処理は、400℃を大きく越えない温度で行う必要がある。
【0098】
第2層目の配線54〜56と第3層目の配線との層間に形成する厚い絶縁膜をSOG膜57だけで形成する場合、水素シルセスキオキサンの薬液を1回スピン塗布するだけでは層間絶縁膜として要求される膜厚(800〜1000nm)が得られ難い。ところが、水素シルセスキオキサンを原料とするSOG膜57の表面は、Si−H結合に富んでいるために、膜の上に薬液を重ね塗りすると、膜の表面が薬液を強く弾いて膜厚が不均一になる。
【0099】
そこで、水素シルセスキオキサンを原料とするSOG膜を重ね塗りして厚膜化する場合には、約400℃の熱処理を行って膜を硬化させた後、酸素を含む雰囲気中で膜の表面に紫外線を照射し、膜の表面を改質してから薬液をスピン塗布するとよい。これにより、1回のスピン塗布では形成が困難な厚いSOG膜57を均一な膜厚で形成することができるので、配線54〜56のスペースを十分に埋め込んでも表面が平坦なSOG膜57を得ることができる。
【0100】
図33は、水素シルセスキオキサンを原料とするSOG膜(HSQ−SOG)の表面に紫外(UV)線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフ、図34は、同じく水滴を滴下した際の接触角および直径と、紫外線(波長=172nm)の照射時間との相関を示すグラフである。
【0101】
図33に示すように、紫外線の波長が約200nm以下になると、水滴の接触角が小さくなると共に直径が大きくなる。また、図34に示すように、照射時間が約30秒以上になると、水滴の接触角が小さくなると共に直径が大きくなる。これらのことから、SOG膜の表面に波長が200nm以下の紫外線を30秒以上照射することによって、薬液の濡れ性が大幅に向上することが判る。
【0102】
次に、図35に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリセルアレイのSOG膜57とその下層の酸化シリコン膜50とをドライエッチングすることにより、情報蓄積用容量素子Cの上部にスルーホール58を形成する。またこのとき、周辺回路領域のSOG膜57をドライエッチングすることにより、配線56の上部にスルーホール59を形成する。
【0103】
次に、上記スルーホール58、59の内部にプラグを形成するが、本実施の形態ではプラグを形成する工程に先立って、図36に示すように、スルーホール58、59の内壁にサイドウォールスペーサ60を形成する。
【0104】
水素シルセスキオキサンを原料とするSOG膜57をエッチングしてスルーホール58、59を形成すると、Si−H結合に富んだ膜の内部から残留水素を含んだガスがスルーホール58、59内に放出されてプラグの抵抗増大を引き起こすことがある。そこで、スルーホール58、59の内壁にサイドウォールスペーサ60を形成し、スルーホール58、59内へのガスの放出を阻止することによってプラグの抵抗増大を防止する。
【0105】
上記サイドウォールスペーサ60は、ガスバリア性の高い緻密な膜を使って形成することが望ましく、例えばスルーホール58、59の内部を含むSOG膜57の上部にプラズマCVD法で酸化シリコン膜または窒化シリコン膜を堆積した後、この膜を異方的にエッチングしてスルーホール58、59の内壁のみに残すことによって形成する。
【0106】
次に、図37に示すように、スルーホール58、59の内部にプラグ61を形成した後、SOG膜57の上部に第3層目の配線62、63を形成する。プラグ61は、スルーホール58、59の内部を含むSOG膜57の上部にCVD法でW膜(またはTiN膜とW膜)を堆積した後、SOG膜57の上部の膜をエッチバックしてスルーホール58、59の内部に残すことによって形成する。また、配線62、63は、SOG膜57の上部にスパッタリング法で膜厚50nm程度のTiN膜、膜厚500nm程度のAl膜および膜厚50nm程度のTi膜を堆積した後、フォトレジスト膜(図示せず)をマスクにしてこれらの膜をドライエッチングすることにより形成する。
【0107】
その後、第3層目の配線62、63の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のDRAMが略完成する。
【0108】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0109】
前記実施の形態では、DRAMに適用した場合について説明したが、これに限定されるものではなく、0.25μm以下のデザインルールで製造されるLSIの絶縁膜形成方法として広く適用することができる。
【図面の簡単な説明】
【0110】
【図1】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図2】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図3】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図5】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図6】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図8】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図9】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図10】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図11】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図12】酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。
【図13】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図14】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図15】フッ酸を含んだ洗浄液を使ってSOG膜をウェット洗浄した時のエッチング速度とSOG膜を形成する際の熱処理温度との相関を示すグラフである。
【図16】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図17】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図18】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図19】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図20】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図21】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図22】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図23】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図24】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図25】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図26】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図27】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図28】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図29】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図30】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図31】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図32】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図33】水素シルセスキオキサンを原料とするSOG膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフである。
【図34】水素シルセスキオキサンを原料とするSOG膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の照射時間との相関を示すグラフである。
【図35】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図36】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図37】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
【0111】
1 半導体基板
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 n型ウエル
6 酸化シリコン膜
7 SOG膜
8 ゲート酸化膜
9a 多結晶シリコン膜
9b WN膜
9c W膜
9 ゲート電極
10a 酸化シリコン膜
10b 窒化シリコン膜
10 キャップ絶縁膜
11 n-型半導体領域
12 p-型半導体領域
13 窒化シリコン膜
13a サイドウォールスペーサ
14 n+型半導体領域(ソース、ドレイン)
15 p+型半導体領域(ソース、ドレイン)
16 SOG膜
17 n+型半導体領域(ソース、ドレイン)
18 コンタクトホール
19 コンタクトホール
20 プラグ
21 酸化シリコン膜
22、23、24 コンタクトホール
25 スルーホール
26 シリサイド膜
27 プラグ
28 窒化シリコン膜
29 窒化シリコン膜
30〜33 配線
34 SOG膜
35 多結晶シリコン膜
36 溝
37 サイドウォールスペーサ
38 スルーホール
39 プラグ
40 窒化シリコン膜
41 酸化シリコン膜
42 溝
43a アモルファスシリコン膜
43 多結晶シリコン膜
44 酸化タンタル膜
45 TiN膜
50 酸化シリコン膜
51、52 スルーホール
53 プラグ
54〜56 配線
57 SOG膜
58、59 スルーホール
60 サイドウォールスペーサ
61 プラグ
62、63 配線
BL ビット線
C 情報蓄積用容量素子
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qs メモリセル選択用MISFET
WL ワード線
【技術分野】
【0001】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細なMISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成するための絶縁膜構造およびその形成プロセスに適用して有効な技術に関する。
【背景技術】
【0002】
従来、MISFETのゲート電極上に形成される絶縁膜を平坦化するには、ゲート電極上に堆積したBPSG(Boron-doped Phospho Silicate Glass)膜を約850〜900℃の高温でリフローする方法が用いられてきた。しかし、MISFETの微細化が進み、これに伴って隣接するゲート電極間のスペースが狭くなってくると、ゲート電極上の平坦化絶縁膜にBPSG膜を使用することが困難になる。
【0003】
微細化されたMISFETのソース、ドレインにコンタクトホールを通じて配線を接続するプロセスでは、ゲート電極の上面と側面とに窒化シリコン膜を形成し、この窒化シリコン膜とその上部に堆積した酸化シリコン系の絶縁膜とのエッチング速度差を利用することによって、ゲート電極との合わせ余裕を必要とせずにコンタクトホールを形成するセルフアライン・コンタクト(Self Align Contact;SAC)技術が使われる(特許文献1:特開平9−252098号公報)。
【0004】
しかし、微細なMISFETのゲート電極の上面と側面とに窒化シリコン膜を形成すると、隣接するゲート電極間のスペースが極めて狭くなるために、このスペースにBPSG膜を埋め込んだ時にボイド(空隙)が発生してしまう。また、0.25μm以下の微細なデザインルールで製造されるデバイスの場合、MISFETを形成した後に800℃を越える高温の熱処理を伴うBPSG膜を使用すると、MISFETの特性が劣化してしまう。
【0005】
有機溶媒に溶かしたシリコン化合物の薬液を基板上にスピン塗布し、約400〜450℃の熱処理(ベーク処理)を行って溶媒を気化させることにより得られるスピンオングラス(Spin On Glass; SOG)膜は、高アスペクト比のゲート電極間スペースを良好に埋め込むことのできる優れたギャップフィル性を備え、かつコストも安価であることから、プロセス処理温度の低温化が要求される0.25μm以降のMISデバイスにおいて、ゲート電極上に形成する平坦化絶縁膜としての利用が期待されている。
【0006】
また、水素シルセスキオキサンを原料とするSOG膜は、CVD法によって形成された酸化シリコン膜に比べて誘電率が低いことから、多層メタル配線間の層間絶縁膜に適用した場合には、配線遅延の低減効果も期待できる。
【0007】
しかしその反面、SOG膜は、(i)CVD−酸化シリコン膜に比べて耐湿性が乏しいため、メタル配線の腐食を引き起こす原因となる。(ii)膜が軟らかく、化学的機械研磨(Chemical Mechanical Polishing; CMP)の適用が困難なため、配線が密な領域と疎な領域とを含むグローバルな領域の平坦化を図ろうとすると、SOG膜の上部に酸化シリコン膜を堆積してからCMPを行わなければならない、といった欠点があり、その改質技術が種々提案されている。
【0008】
特許文献2(特開平9−330982号公報)は、SOG膜の吸湿性を改善する方法として、SOG膜を400〜750℃の温度でベークし、必要に応じて酸素プラズマ処理(またはアルゴンイオン注入)を行った後、その上部に吸湿防止層(CVD−酸化膜など)を形成し、その後さらに550〜750℃の熱処理を行う技術を開示している。
【0009】
特許文献3(特開平8−78528号公報)は、SOG膜からの脱ガス(水分を含んだガス)によるAl配線の腐食を防止するために、Al配線の上部の絶縁膜(CVD−酸化膜/SOG膜/CVD−酸化膜)にスルーホールを形成し、次いで300〜350℃の熱処理を施して脱ガスを放出させた後、スルーホールの側壁に酸化シリコン膜からなるサイドウォールスペーサを形成する技術を開示している。
【0010】
特許文献4(特開平9−283515号公報)は、SOGを窒素などの不活性ガス雰囲気中で熱処理してセラミック状の酸化シリコン膜にした時にその表面に微小な突起が発生するのを防ぐために、水素シルセスキオキサン(HSQ)の溶液を基板上にスピン塗布した後、不活性ガス雰囲気中、400℃未満の第1の熱処理を行ってプレセラミック状の膜とした後、酸化性ガス雰囲気(酸素+窒素)中、400℃未満の第2の熱処理を行ってセラミック状の酸化シリコン膜を得る技術を開示している。
【0011】
特許文献5(特開平8−125021号公報)は、70〜220℃の予備熱処理によって半硬化させたSOG膜をオゾン/紫外線処理することによってその表層部を改質し、次に酸素または窒素雰囲気中で400〜500℃の前熱処理と700〜1000℃の後熱処理とを行ってSOG膜を完全硬化させる技術を開示している。
【0012】
特許文献6(特開平10−107026号公報)は、水素シルセスキオキサン(HSQ)を原料とするSOG膜を常温〜500℃の条件で電子ビームキュアすることによって、クラック耐性の向上および密度の増加を図る技術を開示している。
【0013】
【特許文献1】特開平9−252098号公報
【特許文献2】特開平9−330982号公報
【特許文献3】特開平8−78528号公報
【特許文献4】特開平9−283515号公報
【特許文献5】特開平8−125021号公報
【特許文献6】特開平10−107026号公報
【発明の開示】
【発明が解決しようとする課題】
【0014】
本発明者は、MISFETのゲート電極上に形成する平坦化絶縁膜として、ポリシラザン系SOG膜および水素シルセスキオキサン系SOG膜の適用を検討した。
【0015】
ポリシラザンは、シリコン(Si)原子に窒素(N)原子と水素(H)原子とが結合した分子構造を有しているのが特徴である。このポリシラザンを原料とするSOG膜を形成するには、ポリシラザンを溶媒に溶かした薬液を基板上にスピン塗布した後、ベーク処理を行って溶媒を気化させる。次に、このSOG膜に高温のスチーム酸化処理を施すと、化学式(1)に示すように、Siに結合した水素とNH基とが反応して水素ガスおよびアンモニアガスが離脱し、Si−O−Si結合によって構成される緻密で耐湿性の高いSOG膜が得られる。
【0016】
【化1】
【0017】
ところが、このようにして得られたSOG膜は、ポリシラザンに由来する微量の残留窒素を含んでいるために、ゲート電極の上部に窒化シリコン膜を介してこのSOG膜を形成し、窒化シリコン膜とのエッチング速度差を利用してコンタクトホールを形成しようとすると、窒化シリコン膜とのエッチング選択比が十分に確保できないために、コンタクトホールの径が微細になると開孔が不能になってしまうことが本発明者の検討によって明らかになった。
【0018】
一方、水素シルセスキオキサンは、シリコン(Si)原子に酸素(O)原子と水素(H)原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。この水素シルセスキオキサンを原料とするSOG膜を形成するには、水素シルセスキオキサンを溶媒に溶かした薬液を基板上にスピン塗布した後、約400℃の熱処理を行って溶媒を気化させる。これにより、化学式(2)に示すように、Si−H結合の20〜30%程度が酸化されてSi−OH結合となったSOG膜が得られる。
【0019】
【化2】
【0020】
ところが、水素シルセスキオキサン系SOG膜は、分子中にSi−H結合が存在するために、膜を形成した以降のプロセスで400℃を大きく越える高温の熱処理が行われると水素起因の脱ガスが発生するという問題がある。
【0021】
例えば、水素シルセスキオキサン系SOG膜にスルーホールを形成し、その内部に導体層を埋め込む際、導体層の形成温度が400℃を超えると、スルーホール内に水素などのガスが発生する。そのために導体層の埋め込みが不十分となり、抵抗が増大するという問題が生じる。また、発生した水素ガスによってエッチング条件が変動するために、高アスペクト比のスルーホールを形成することが困難になるという問題が生じる。
【0022】
本発明の目的は、MISFETの微細化を推進することのできる絶縁膜形成技術を提供することにある。
【0023】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0024】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0025】
(1)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に第1絶縁膜を介在して第1層配線が形成され、前記第1層配線の上部に第2絶縁膜を介在して第2層配線が形成され、前記第1絶縁膜および前記第2絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(2)本発明の半導体集積回路装置は、前記請求項1において、前記ポリマーは、水素シルセスキオキサンである。
(3)本発明の半導体集積回路装置は、前記請求項1において、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(4)本発明の半導体集積回路装置は、前記請求項1において、前記第1絶縁膜の表面は、研磨によって平坦化されている。
(5)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に第1絶縁膜が形成され、前記第1絶縁膜の上部に第1電極と第2電極とそれらの間に介在する誘電体膜とからなる容量素子が形成され、前記容量素子の上部に第2絶縁膜が形成され、前記第1絶縁膜および前記第2絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(6)本発明の半導体集積回路装置は、前記請求項5において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(7)本発明の半導体集積回路装置は、前記請求項5において、前記容量素子の上部に第1メタル配線および第2メタル配線が形成され、前記第2絶縁膜は、前記第1メタル配線と前記第2メタル配線との間に介在する。
(8)本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記半導体領域と電気的に接続された第1導体膜が形成され、前記第1絶縁膜の上部に第2絶縁膜を介在して第2導体膜が形成され、前記第1絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
(9)本発明の半導体集積回路装置は、前記請求項8において、前記シリコン、酸素および水素からなるポリマーは、水素シルセスキオキサンであり、前記シリコン、窒素および水素からなるポリマーは、シラザンである。
(10)本発明の半導体集積回路装置は、半導体基板の表面に形成された半導体領域の上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記半導体領域と電気的に接続された第1導体膜が形成され、前記第1絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含む。
(11)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記MISFETのソース、ドレインの一方に電気的に接続された第1導体膜が形成され、前記第1絶縁膜の上部に前記第1導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第2絶縁膜を介在して第1メタル配線が形成され、前記第1絶縁膜および前記第2絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(12)本発明の半導体集積回路装置は、前記請求項11において、前記第1絶縁膜の表面は、研磨によって平坦化されている。
(13)本発明の半導体集積回路装置は、前記請求項11において、前記容量素子の容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
(14)本発明の半導体集積回路装置は、半導体基板の主面に形成されたMISFETの上部に窒化シリコン膜が形成され、前記窒化シリコン膜の上部に前記窒化シリコン膜とエッチング速度が異なる第1絶縁膜が形成され、前記第1絶縁膜および前記窒化シリコン膜に第1接続孔が形成され、前記第1接続孔の内部に前記MISFETのソース、ドレインの一方に電気的に接続された第1導体膜が形成され、前記第1絶縁膜の上部に前記第1導体膜を介して前記ソース、ドレインの一方に電気的に接続された容量素子が形成され、前記容量素子の上部に第2絶縁膜を介在して第1メタル配線が形成され、前記第1絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜は、シリコン、窒素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(15)本発明の半導体集積回路装置は、半導体基板の主面上に形成されたMISFETの上部に第1絶縁膜を介在してビット線が形成され、前記ビット線の上部に第2絶縁膜を介在して容量素子が形成され、前記容量素子の上部に第3絶縁膜を介在して第1メタル配線が形成され、前記ビット線は、前記第1絶縁膜に形成された第1接続孔を通じて前記MISFETのソース、ドレインの一方に電気的に接続され、前記容量素子は、前記第2絶縁膜に形成された第2接続孔および前記第1絶縁膜に形成された第3接続孔を通じて前記ソース、ドレインの他方に電気的に接続され、前記第1絶縁膜、第2絶縁膜および前記第3絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第3絶縁膜の比誘電率は、前記第1絶縁膜および前記第2絶縁膜の比誘電率よりも小さい。
(16)本発明の半導体集積回路装置は、前記請求項15において、前記第1メタル配線の上部に第4絶縁膜を介在して第2メタル配線が形成され、前記第4絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第1絶縁膜および前記第2絶縁膜の比誘電率よりも小さい。
(17)本発明の半導体集積回路装置は、前記請求項15において、前記第1絶縁膜は、前記MISFETのゲート電極の上面と側面とを覆う窒化シリコン膜と、前記窒化シリコン膜の上部に形成された前記絶縁膜とによって構成され、前記絶縁膜の表面は、研磨によって平坦化されている。
(18)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上に窒化シリコン膜を形成した後、前記窒化シリコン膜の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施して溶媒を気化させることにより、絶縁膜を形成する工程、(c)前記窒化シリコン膜に対する前記絶縁膜のエッチング速度が大きい条件で前記絶縁膜をエッチングした後、前記窒化シリコン膜をエッチングすることによって、前記絶縁膜および前記窒化シリコン膜に接続孔を形成する工程。
(19)本発明の半導体集積回路装置の製造方法は、前記請求項18において、前記ポリマーは、水素シルセスキオキサンである。
(20)本発明の半導体集積回路装置の製造方法は、前記請求項18において、前記液状物質に前記第1熱処理を施した後、前記絶縁膜をエッチングする工程に先立ち、前記第1熱処理の温度よりも高い温度で前記絶縁膜に第2熱処理を施す。
(21)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の表面に半導体領域を形成した後、前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施して溶媒を気化させることにより、絶縁膜形成する工程、(c)酸素を含む雰囲気中で前記絶縁膜に第2熱処理を施した後、前記絶縁膜をドライエッチングして接続孔を形成する工程、(d)前記接続孔の内部に、前記半導体領域と電気的に接続された導体層を形成する工程。
(22)本発明の半導体集積回路装置の製造方法は、前記請求項21において、前記第2熱処理の温度は、前記第1熱処理の温度よりも高い。
(23)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第1熱処理を施して溶媒を気化させることにより、第1絶縁膜を形成する工程、(b)酸素を含む雰囲気中で前記第1絶縁膜に第2熱処理を施した後、前記第1絶縁膜の表面を化学的および機械的に研磨する工程、(c)前記第1絶縁膜の上部に導体膜を形成した後、前記導体膜をエッチングすることによって、導体片を形成する工程、(d)前記導体片の上部に第2絶縁膜を形成する工程。
(24)本発明の半導体集積回路装置の製造方法は、前記請求項23において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜膜の比誘電率よりも小さい。
(25)本発明の半導体集積回路装置の製造方法は、前記請求項23において、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(26)本発明の半導体集積回路装置の製造方法は、前記請求項23において、前記第2絶縁膜は、前記導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布した後、前記液状物質に第1熱処理を施して溶媒を気化させることにより形成される。
(27)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上に複数の第1導体片を形成した後、前記第1導体片間のスペースおよび前記第1導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施して溶媒を気化させることにより、絶縁膜を形成した後、酸素を含む雰囲気中で前記絶縁膜に第2熱処理を施す工程、(c)前記絶縁膜の上部に第1電極、容量絶縁膜および第2電極からなる容量素子を形成する工程。
(28)本発明の半導体集積回路装置の製造方法は、前記請求項27において、前記第2熱処理の温度は、前記第1熱処理の温度よりも高い。
(29)本発明の半導体集積回路装置の製造方法は、前記請求項27において、前記第2熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
(30)本発明の半導体集積回路装置の製造方法は、前記請求項27において、前記容量素子の前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜を含む。
(31)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面上に複数の第1導体片を形成した後、前記第1導体片間のスペースおよび前記第1導体片の上部にシリコン、酸素および水素からなるポリマーを主成分とする第1液状物質を塗布する工程、(b)前記第1液状物質に第1熱処理を施して溶媒を気化させることにより、第1絶縁膜を形成した後、酸素を含む雰囲気中で前記第1絶縁膜に第2熱処理を施す工程、(c)前記第1絶縁膜の上部に第1電極、容量絶縁膜および第2電極からなる容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第2液状物質を塗布する工程、(d)前記第2液状物質に第3の熱処理を施して溶媒を気化させることにより、第2絶縁膜を形成する工程。
(32)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記ポリマーは、水素シルセスキオキサンである。
(33)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第2熱処理の温度は、前記第1熱処理の温度および前記第3熱処理の温度よりも高い。
(34)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第2熱処理の温度は、前記容量素子の前記容量絶縁膜を形成する温度以上である。
(35)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(36)本発明の半導体集積回路装置の製造方法は、前記請求項31において、前記第1絶縁膜の上部に前記容量素子を形成する工程は、前記第1絶縁膜の上部にCVD法で第3絶縁膜を形成する工程と、前記第3絶縁膜に溝を形成する工程と、前記溝の内部に前記容量素子を形成する工程とを含む。
(37)本発明の半導体集積回路装置の製造方法は、半導体基板の主面にMISFETを形成した後、前記MISFETの上部に第1絶縁膜を形成する工程と、前記第1絶縁膜の上部に第1電極、容量絶縁膜および第2電極からなる容量素子を形成した後、前記容量素子の上部に第2絶縁膜を形成する工程とを含み、前記第1絶縁膜および前記第2絶縁膜のそれぞれは、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を主成分とする液状物質を塗布することによって形成された絶縁膜を含み、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(38)本発明の半導体集積回路装置の製造方法は、前記請求項37において、前記第1絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
(39)本発明の半導体集積回路装置の製造方法は、前記請求項37において、前記第2絶縁膜の水素含有率は、前記第1絶縁膜の水素含有率よりも高い。
(40)本発明の半導体集積回路装置の製造方法は、前記請求項37において、前記第2絶縁膜の上部に第1メタル配線が形成され、第1メタル配線の上部に第3絶縁膜を介在して第2メタル配線が形成され、前記第3絶縁膜は、シリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布することによって形成された絶縁膜を含み、その比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(41)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面にMISFETを形成した後、前記MISFETの上部にシリコン、酸素および水素からなるポリマーを主成分とする第1液状物質を塗布する工程、(b)前記第1液状物質に第1熱処理を施すことによって第1絶縁膜を形成した後、酸素を含む雰囲気中、前記第1絶縁膜に前記第1熱処理よりも高温の第2熱処理を施す工程、(c)前記第1絶縁膜の上部にAlを主成分とするメタル配線を形成した後、前記メタル配線の上部にシリコン、酸素および水素からなるポリマーを主成分とする第2液状物質を塗布する工程、(d)前記第2液状物質に前記第2熱処理よりも低温の第3熱処理を施すことによって第2絶縁膜を形成する工程。
(42)本発明の半導体集積回路装置の製造方法は、前記請求項41において、前記第2絶縁膜の比誘電率は、前記第1絶縁膜の比誘電率よりも小さい。
(43)本発明の半導体集積回路装置の製造方法は、前記請求項41において、前記第3熱処理の温度は、前記メタル配線が劣化する温度よりも低い。
(44)本発明の半導体集積回路装置の製造方法は、前記請求項41において、前記(b)工程の後、前記第1絶縁膜の表面を化学的および機械的に研磨することによって平坦化する。
(45)本発明の半導体集積回路装置の製造方法は、前記請求項41において、(e)前記(d)工程の後、酸素を含む雰囲気中、前記第2絶縁膜の表面に紫外線を照射する工程、(f)前記紫外線が照射された前記第2絶縁膜の表面にシリコン、酸素および水素からなるポリマーを主成分とする第3液状物質を塗布する工程、(g)前記第3液状物質に第4熱処理を施すことによって、前記第2絶縁膜を厚膜化する工程、をさらに含む。
(46)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面にMISFETを形成した後、前記MISFETの上部にシリコン、酸素および水素からなるポリマーを主成分とする第1液状物質を塗布する工程、(b)前記第1液状物質に第1熱処理を施すことによって第1絶縁膜を形成した後、酸素を含む雰囲気中、前記第1絶縁膜に前記第1熱処理よりも高温の第2熱処理を施す工程、(c)前記第1絶縁膜の上部に容量素子を形成した後、前記容量素子の上部にシリコン、酸素および水素からなるポリマーを主成分とする第2液状物質を塗布する工程、(d)前記第2液状物質に前記第2熱処理よりも低温の第3熱処理を施すことによって第2絶縁膜を形成する工程。
(47)本発明の半導体集積回路装置の製造方法は、前記請求項46において、前記第3熱処理の温度は、前記容量素子の容量絶縁膜が劣化する温度よりも低い。
(48)本発明の半導体集積回路装置の製造方法は、以下の工程を含む。
(a)半導体基板の主面の素子分離領域に溝を形成した後、前記溝の内部を含む前記半導体基板上にシリコン、酸素および水素からなるポリマーを主成分とする液状物質を塗布する工程、(b)前記液状物質に第1熱処理を施すことによって絶縁膜を形成した後、酸素を含む雰囲気中、前記絶縁膜に前記第1熱処理よりも高温の第2熱処理を施す工程、(c)前記第2熱処理が施された前記絶縁膜を化学的および機械的に研磨し、前記絶縁膜を前記溝の内部に残すことによって、前記半導体基板の主面に素子分離溝を形成する工程。
(49)本発明の半導体集積回路装置の製造方法は、前記請求項48において、前記ポリマーは、水素シルセスキオキサンである。
【0026】
上記した手段によれば、MISFETの上部に窒素を含まないポリマーを原料とする絶縁膜を形成することにより、窒化シリコン膜に対するドライエッチング速度比が大きい絶縁膜が得られるので、セルフアライン・コンタクトの形成が容易になる。
【0027】
上記した手段によれば、塗布膜を高温熱処理することにより、緻密な絶縁膜が得られるので、塗布膜にCMP法を適用することが可能となる。
【0028】
上記した手段によれば、メタル配線間の層間絶縁膜に低誘電率の絶縁膜を使用することにより、配線間の寄生容量の低減を図ることができる。
【0029】
上記した手段によれば、CVD法で形成する絶縁膜よりも安価な塗布膜を絶縁膜材料として使用することにより、半導体集積回路装置の製造コストを低減することができる。
【0030】
上記した手段によれば、塗布膜を高温熱処理することにより、実質的に水素を含まない絶縁膜が得られるので、塗布膜からの脱ガスの発生を防止することができる。
【発明の効果】
【0031】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0032】
(1)本発明によれば、窒素を含まない緻密なSOG膜を形成できるので、セルフアライン・コンタクトの形成が容易になり、半導体集積回路装置の微細化を推進することができる。
【0033】
(2)本発明によれば、SOG膜にCMP法を適用することが可能になるので、絶縁膜形成工程を短縮することができる。
【0034】
(3)本発明によれば、多層メタル配線間の層間絶縁膜に低誘電率のSOG膜を使用することにより、配線遅延の低減を図ることができる。
【0035】
(4)本発明によれば、絶縁膜材料に安価なSOG膜を使用することにより、半導体集積回路装置の製造コストを低減することができる。
【発明を実施するための最良の形態】
【0036】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0037】
本発明の実施の形態1であるDRAM(Dynamic Random Access Memory)の製造方法を図1〜図37を用いて工程順に説明する。なお、基板の断面を示す各図の左側部分はDRAMのメモリセルが形成される領域(メモリセルアレイ)を示し、右側部分は周辺回路領域を示している。
【0038】
まず、図1に示すように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板(以下、単に基板という)1に素子分離溝2を形成する。
【0039】
上記素子分離2を形成するには、まず素子分離領域の基板1をエッチングして深さ350nm程度の溝を形成した後、基板1を約1000℃で熱酸化することによって、溝の内壁に膜厚10nm程度の薄い酸化シリコン膜6を形成する。この酸化シリコン膜6は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれるSOG膜7と基板1との界面に生じるストレスを緩和するために形成する。
【0040】
次に、上記溝の内部を含む基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布した後、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理(第1熱処理)を行って溶媒を気化させる。これにより、前記化学式(2)に示すように、Si−H結合の20〜30%程度が酸化されてSi−OH結合となったSOG膜が得られる。
【0041】
上記SOG膜は、CVD法で堆積した酸化シリコン膜に比べて微細なスペースのギャップフィル性に優れているため、溝のアスペクト比が大きい場合であっても、そのスペースを良好に埋め込むことができる。
【0042】
次に、本実施の形態では、上記SOG膜に対して酸素を含む雰囲気中、800℃以上の高温熱処理(第2熱処理)を施す。ここで酸素を含む雰囲気とは、分子状の酸素(O2)が存在する雰囲気だけでなく、例えばNOやNO2などの酸化性ガスが存在する雰囲気であってもよい。これにより、前記化学式(2)に示した反応がさらに進行し、Siと結合したOH基同士が反応して水(H2O)が離脱する結果、下記の化学式(3)に示すような分子構造を備えたSOG膜7が得られる。
【0043】
【化3】
【0044】
このようにして得られたSOG膜7は、微量の残留水素を除けば分子中に水素(H)が含まれておらず、実質的にSi−O−Si結合のみによって構成されているために、膜が緻密で耐湿性が高いという特性を備えている。
【0045】
次に、溝の上部のSOG膜7を化学的および機械的に研磨してその表面を平坦化することにより、素子分離溝2が完成する。
【0046】
次に、図2に示すように、基板1にp型不純物(ホウ素)およびn型不純物(例えばリン)をイオン打ち込みした後、約1000℃の熱処理で上記不純物を拡散させることによって、メモリセルアレイの基板1にp型ウエル3およびn型ウエル5を形成し、周辺回路領域の基板1にp型ウエル3およびn型ウエル4を形成する。
【0047】
次に、フッ酸系の洗浄液を用いて基板1(p型ウエル3およびn型ウエル4)の表面をウェット洗浄した後、約800℃の熱酸化でp型ウエル3およびn型ウエル4のそれぞれの表面に膜厚6nm程度の清浄なゲート酸化膜8を形成する。このゲート酸化膜8は、その一部に窒化シリコンを含んだ酸窒化シリコン膜で構成してもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート酸化膜8のホットキャリア耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板1をNOやNO2などの含窒素ガス雰囲気中で熱酸化する。
【0048】
次に、図3に示すように、ゲート酸化膜8の上部にリン(P)をドープした膜厚100nm程度の低抵抗多結晶シリコン膜9aをCVD法で堆積し、続いてその上部にスパッタリング法で膜厚5nm程度のWN膜9bと膜厚50nm程度のW膜9cとを堆積し、さらにその上部にCVD法で膜厚100nm程度の酸化シリコン膜10aを堆積する。
【0049】
次に、上記W膜9cの応力緩和とWN膜9bのデンシファイ(緻密化)とを目的として、窒素などの不活性ガス雰囲気中で約800℃の熱処理を行う。W膜9cの上部の酸化シリコン膜10aは、この熱処理時におけるW膜9cの表面保護と、次の工程で酸化シリコン膜10aの上部に堆積する窒化シリコン膜(10b)と下層のW膜9cとの界面の応力緩和を目的として形成する。
【0050】
次に、図4に示すように、酸化シリコン膜10aの上部にCVD法で膜厚100nm程度の窒化シリコン膜10bを堆積した後、フォトレジスト膜(図示せず)をマスクにして窒化シリコン膜10bをドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜10bを残す。
【0051】
次に、フォトレジスト膜を除去した後、図5に示すように、窒化シリコン膜10bをマスクにして酸化シリコン膜10a、W膜9c、WN膜9bおよび多結晶シリコン膜9aをドライエッチングすることにより、メモリセルアレイおよび周辺回路領域に多結晶シリコン膜9a、WN膜9bおよびW膜9cからなるゲート電極9を形成し、これらのゲート電極9の上部に酸化シリコン膜10aおよび窒化シリコン膜10bからなるキャップ絶縁膜10を形成する。なお、メモリセルアレイに形成されたゲート電極9は、ワード線WLとして機能する。
【0052】
次に、図6に示すように、ゲート電極9の両側のp型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn-型半導体領域11を形成し、n型ウエル4にp型不純物(ホウ素)をイオン打ち込みすることによってp-型半導体領域12を形成する。
【0053】
次に、図7に示すように、基板1上にCVD法で膜厚50nm程度の窒化シリコン膜13を堆積した後、メモリセルアレイの基板1の上部をフォトレジスト膜(図示せず)で覆い、周辺回路領域の窒化シリコン膜13を異方的にエッチングすることによって、周辺回路領域のゲート電極9の側壁にサイドウォールスペーサ13aを形成する。
【0054】
次に、周辺回路領域のp型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn+型半導体領域14(ソース、ドレイン)を形成し、n型ウエル4にp型不純物(ホウ素)をイオン打ち込みすることによってp+型半導体領域15(ソース、ドレイン)を形成する。ここまでの工程で、周辺回路領域にLDD(Lightly Doped Drain)構造のソース、ドレインを備えたnチャネル型MISFETQnおよびpチャネル型MISFETQpが形成される。
【0055】
次に、図8に示すように、ゲート電極9の上部にSOG膜16を形成する。SOG膜16を形成するには、まず基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布する。前記化学式(2)に示すように、水素シルセスキオキサンは、シリコン(Si)原子に酸素(O)原子と水素(H)原子とが結合した分子構造を有しており、分子中に窒素を含んでいない。その分子量(n)は、通常数百〜一万、代表的には2000程度であり、比誘電率は2.7〜2.9程度である。
【0056】
次に、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行った後、窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理(第1熱処理)を行って溶媒を気化させる。これにより、前記化学式(2)に示すように、Si−H結合の20〜30%程度が酸化されてSi−OH結合となったSOG膜が得られる。このSOG膜の比誘電率は、3.2〜3.4程度である。
【0057】
上記SOG膜は、CVD法で堆積した酸化シリコン膜やBPSG膜に比べて微細な配線間のギャップフィル性に優れているため、ゲート電極9(ワード線WL)同士のスペースが極めて狭い場合であっても、そのスペースを良好に埋め込むことができる。
【0058】
次に、本実施の形態では、上記SOG膜に対して酸素を含む雰囲気中、約800℃、5〜10分程度の熱処理(第2熱処理)を施す。これにより、前記化学式(2)に示した反応がさらに進行し、Siと結合したOH基同士が反応して水(H2O)が離脱する結果、前記化学式(3)に示すような分子構造を備えたSOG膜16が得られる。このSOG膜16の比誘電率は、3.8〜4.0程度である。
【0059】
このようにして得られたSOG膜16は、微量の残留水素を除けば分子中に水素(H)が含まれておらず、実質的にSi−O−Si結合のみによって構成されているため、膜が緻密で耐湿性が高いという特性を備えている。
【0060】
上記化学式(3)に示すSOG膜16を得るには、約400℃の熱処理を施したSOG膜に対し、酸素を含む雰囲気中で少なくとも600℃以上の高温熱処理を施す必要がある。ここで酸素を含む雰囲気とは、分子状の酸素(O2)が存在する雰囲気だけでなく、例えばNOやNO2などの酸化性ガスが存在する雰囲気であってもよい。
【0061】
上記の高温熱処理を行う場合、雰囲気中の水蒸気(H2O)の濃度は極力低い方が望ましい。また、基板1上にスピン塗布した水素シルセスキオキサンの薬液に対して直接高温の熱処理を施すと、薬液中の溶媒の急激な気化によって膜中に気泡が生じたりするので、まず溶媒を気化させるためのベーク処理を行った後に高温熱処理を行う必要がある。
【0062】
後述するように、DRAMの製造工程では、容量素子の容量絶縁膜を形成する工程で、膜を結晶化したり、膜に酸素を供給したりするための高温熱処理が行われる場合がある。この場合、緻密なSOG膜16を得るための高温熱処理は、容量絶縁膜の形成工程で行われる熱処理温度以上の温度で行う必要がある。緻密なSOG膜16を得るための熱処理を容量絶縁膜形成工程の熱処理温度より低温で行うと、容量絶縁膜形成工程の熱処理時にSOG膜16の内部から残留水素を含んだガスが放出され、SOG膜16の膜質が劣化する恐れがある。ただし、緻密化なSOG膜16を得るための熱処理温度が高すぎると、MISFETの半導体領域(ソース、ドレインなど)に導入された不純物が基板1に拡散し、浅いpn接合が得られなくなるために、MISFETの相互コンダクタンス(Gm)の劣化やしきい値電圧のばらつきといった特性劣化を引き起こす。従って、緻密化なSOG膜16を得るための熱処理は、容量絶縁膜形成工程の熱処理温度より僅かに高い温度で行うことが望ましい。
【0063】
次に、図9に示すように、SOG膜16を化学的および機械的に研磨することによって、その表面を平坦化する。通常、400℃程度の熱処理によって得られるSOG膜は、CVD法で堆積した酸化シリコン膜に比べて膜が軟らかいために、CMP法の適用は困難であるが、約800℃の高温熱処理が施されたSOG膜16は、CVD法で堆積した酸化シリコン膜と同等以上の緻密な膜となるので、CMP法を適用することが可能となる。これにより、ゲート電極9の上部を1層のSOG膜16だけで平坦化することができるので、工程を短縮することができる。
【0064】
次に、図10に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリセルアレイのSOG膜16をドライエッチングした後、図11に示すように、SOG膜16の下層の窒化シリコン膜13をドライエッチングすることによって、n-型半導体領域11の上部にコンタクトホール18、19を形成する。
【0065】
上記SOG膜16のエッチングは、窒化シリコンに比べて酸化シリコン(SOG膜16)のエッチング速度が大きくなるような条件で行い、窒化シリコン膜13が完全には除去されないようにする。また、窒化シリコン膜13のエッチングは、シリコン(基板)や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、基板1やSOG膜7が深く削れないようにする。さらに、窒化シリコン膜13のエッチングは、窒化シリコン膜13が異方的にエッチングされるような条件で行い、ゲート電極9(ワード線WL)の側壁に窒化シリコン膜13を残すようにする。これにより、微細な径を有するコンタクトホール18、19がゲート電極9(ワード線WL)に対して自己整合(セルフアライン)で形成される。
【0066】
図12は、3種類の酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。図中のHSQ−SOGは、酸素を含む雰囲気中で約800℃の高温熱処理を施した上記SOG膜16、窒素含有SOGは、ポリシラザンから得られたSOG膜、PE−CVDは、プラズマCVD法で堆積した酸化シリコン膜を示している。また、窒化シリコン膜に対するエッチング速度比は、プラズマCVD法で堆積した酸化シリコン膜(PE−CVD)に直径1μmのコンタクトホールを形成する場合を1として示している。
【0067】
図示のように、ポリシラザンから得られたSOG膜(窒素含有SOG)は、分子中に窒素が残存しているために、コンタクトホールの径が微細になると窒化シリコン膜に対するエッチング速度比が急激に低下し、コンタクトホールを開孔することが困難となる。これに対し、本実施の形態のSOG膜(16)は、プラズマCVD法で堆積した酸化シリコン膜(PE−CVD)よりもさらにエッチング速度比が高く、0.25μm以下の微細な径のコンタクトホールも開孔することができた。また、水素シルセスキオキサンから得られたSOG膜16は、窒素を含有しないため、窒化シリコン膜に対するドライエッチング速度比が大きい。
【0068】
次に、図13に示すように、上記コンタクトホール18、19を通じてメモリセルアレイのp型ウエル3(n-型半導体領域11)にn型不純物(リンまたはヒ素)をイオン打ち込みすることによって、n+型半導体領域17(ソース、ドレイン)を形成する。ここまでの工程で、メモリセルアレイにnチャネル型で構成されるメモリセル選択用MISFETQsが形成される。
【0069】
次に、図14に示すように、コンタクトホール18、19の内部にプラグ20を形成する。プラグ20を形成するには、まずフッ酸を含んだ洗浄液を使ってコンタクトホール18、19の内部をウェット洗浄した後、コンタクトホール18、19の内部を含むSOG膜16の上部にリン(P)などのn型不純物をドープした低抵抗多結晶シリコン膜をCVD法で堆積し、続いてこの多結晶シリコン膜をエッチバック(またはCMP法で研磨)してコンタクトホール18、19の内部のみに残すことによって形成する。
【0070】
図15は、0.5%のフッ酸を含んだ洗浄液を使ってSOG膜をウェット洗浄した時のエッチング速度と、SOG膜を形成する際の熱処理温度との相関を示すグラフである。図示のように、400℃程度の熱処理(ベーク処理)を行っただけのSOG膜は、エッチング速度が極めて大きいため、このSOG膜に形成したコンタクトホールの内部をウェット洗浄するとその径が大きくなり、プラグを形成したときに隣り合ったコンタクトホール内のプラグ同士がリークしたり短絡したりする恐れがある。
【0071】
これに対し、800℃程度の高温熱処理で緻密化したSOG膜は、エッチング速度が小さいためにウェット洗浄によるコンタクトホール径の拡大は僅かで済む。すなわち、水素シルセスキオキサンから得られるSOG膜に800℃程度の高温熱処理を施した緻密なSOG膜16をゲート電極9の上部に形成することにより、メモリセルサイズを微細化した場合でも、隣り合ったコンタクトホール18、19内のプラグ20同士のリークや短絡を抑制することができる。
【0072】
次に、図16に示すように、SOG膜16の上部にCVD法で膜厚20nm程度の酸化シリコン膜21を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜21およびその下層のSOG膜16をドライエッチングすることによって、nチャネル型MISFETQnのソース、ドレイン(n+型半導体領域14)の上部にコンタクトホール22を形成し、pチャネル型MISFETQpのソース、ドレイン(p+型半導体領域15)の上部にコンタクトホール23を形成する。また、このとき同時に、周辺回路領域のpチャネル型MISFETQpのゲート電極9(およびnチャネル型MISFETQpの図示しない領域のゲート電極9)の上部にコンタクトホール24を形成し、メモリセルアレイのコンタクトホール18の上部にスルーホール25を形成する。
【0073】
次に、図17に示すように、nチャネル型MISFETQnのソース、ドレイン(n+型半導体領域14)の表面、pチャネル型MISFETQpのソース、ドレイン(p+型半導体領域15)の表面およびコンタクトホール18の内部のプラグ20の表面にそれぞれシリサイド膜26を形成した後、コンタクトホール22、23、24の内部およびスルーホール25の内部にプラグ27を形成する。
【0074】
上記シリサイド膜26は、例えばコンタクトホール22、23、24の内部およびスルーホール25の内部を含む酸化シリコン膜21の上部にスパッタリング法で膜厚30nm程度のTi膜と膜厚20nm程度のTiN膜とを堆積した後、基板1を約650℃で熱処理することによって形成する。また、プラグ27は、例えばコンタクトホール22、23、24の内部およびスルーホール25の内部を含む上記TiN膜の上部にCVD法で膜厚50nm程度のTiN膜および膜厚300程度のW膜を堆積した後、酸化シリコン膜21の上部のW膜、TiN膜およびTi膜をCMP法で研磨し、これらの膜をコンタクトホール22、23、24の内部およびスルーホール25の内部のみに残すことによって形成する。
【0075】
ソース、ドレイン(n+型半導体領域14、p+型半導体領域15)とその上部に形成されたプラグ27との界面にTiシリサイドからなる上記シリサイド膜26を形成することにより、ソース、ドレイン(n+型半導体領域14、p+型半導体領域15)とプラグ27とのコンタクト抵抗を低減することができるので、周辺回路を構成するMISFET(nチャネル型MISFETQn、pチャネル型MISFETQp)の動作速度が向上する。
【0076】
次に、図18に示すように、メモリセルアレイの酸化シリコン膜21の上部にビット線BLを形成し、周辺回路領域の酸化シリコン膜21の上部に第1層目の配線30〜33を形成する。ビット線BLおよび第1層目の配線30〜33は、例えば酸化シリコン膜21の上部にスパッタリング法で膜厚100nm程度のW膜を堆積した後、フォトレジスト膜をマスクにしてこのW膜をドライエッチングすることによって形成する。このとき、ビット線BLおよび配線30〜33の下層のSOG膜16が平坦化されているので、ビット線BLおよび配線30〜33を高い寸法精度でパターニングすることができる。
【0077】
次に、図19に示すように、ビット線BLおよび第1層目の配線30〜33の上部に膜厚300nm程度のSOG膜34を形成する。このSOG膜34は、前記SOG膜16と同様の方法で形成する。すなわち、ビット線BLおよび第1層目の配線30〜33を形成した基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布し、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行い、続いて窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理を行って溶媒を気化させた後、酸素を含む雰囲気中、約800℃、5〜10分程度の熱処理を施すことによって、前記化学式(3)に示すような分子構造を備えた緻密なSOG膜34を形成する。緻密なSOG膜34を得るための高温熱処理は、前述した理由により、後の工程で行われる容量絶縁膜を形成するための熱処理よりも僅かに高い温度で行う。
【0078】
なお、ビット線BLおよび配線30〜33の段差に起因してSOG膜34の表面に段差が生じる場合は、SOG膜34を化学的および機械的に研磨することによってその表面を平坦化する。
【0079】
次に、図20に示すように、SOG膜34の上部にCVD法で膜厚200nm程度の多結晶シリコン膜35を堆積した後、フォトレジスト膜をマスクにしてメモリセルアレイの多結晶シリコン膜35をドライエッチングすることによって、コンタクトホール19の上方の多結晶シリコン膜35に溝36を形成する。
【0080】
次に、図21に示すように、上記溝36の側壁にサイドウォールスペーサ37を形成した後、このサイドウォールスペーサ37と多結晶シリコン膜35とをマスクにしてSOG膜34およびその下層の酸化シリコン膜21をドライエッチングすることによって、コンタクトホール19の上部にスルーホール38を形成する。溝36の側壁のサイドウォールスペーサ37は、溝36の内部を含む多結晶シリコン膜35の上部にCVD法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングして溝36の側壁に残すことによって形成する。
【0081】
側壁にサイドウォールスペーサ37が形成された上記溝36の底部にスルーホール38を形成することにより、スルーホール38の径は、その下部のコンタクトホール19の径よりも小さくなる。これにより、メモリセルサイズを縮小しても、ビット線BLとスルーホール38との合わせマージンが確保されるので、次の工程でスルーホール38の内部に埋め込まれるプラグ39とビット線BLとの短絡を確実に防止することができる。
【0082】
次に、上記多結晶シリコン膜35とサイドウォールスペーサ37とをドライエッチングで除去した後、図22に示すように、スルーホール38の内部にプラグ39を形成する。プラグ39は、スルーホール38の内部を含むSOG膜34の上部にn型不純物(リン)をドープした低抵抗多結晶シリコン膜をCVD法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール38の内部のみに残すことによって形成する。
【0083】
次に、図23に示すように、SOG膜34の上部にCVD法で膜厚100nm程度の窒化シリコン膜40を堆積し、続いて窒化シリコン膜40の上部にCVD法で酸化シリコン膜41を堆積した後、図24に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリアレイの酸化シリコン膜41をドライエッチングし、続いてこの酸化シリコン膜41の下層の窒化シリコン膜40をドライエッチングすることにより、スルーホール38の上部に溝42を形成する。情報蓄積用容量素子の下部電極は、この溝42の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、溝42を形成する酸化シリコン膜41を厚い膜厚(例えば1.3μm程度)で堆積する必要がある。
【0084】
次に、図25に示すように、溝42の内部を含む酸化シリコン膜41の上部に、n型不純物(リン)をドープした膜厚50nm程度のアモルファスシリコン膜43aをCVD法で堆積した後、酸化シリコン膜41の上部のアモルファスシリコン膜43aをエッチバックすることにより、溝42の内壁に沿ってアモルファスシリコン膜43aを残す。
【0085】
次に、図26に示すように、溝42の内部に残った上記アモルファスシリコン膜43aの表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜43aの表面にモノシラン(SiH4)を供給し、続いて基板1を熱処理してアモルファスシリコン膜43aを多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜43が溝42の内壁に沿って形成される。この多結晶シリコン膜43は、情報蓄積用容量素子の下部電極として使用される。
【0086】
次に、図27に示すように、溝42の内部を含む酸化シリコン膜41の上部にCVD法で膜厚15nm程度の酸化タンタル(Ta2O5)膜44を堆積した後、酸素雰囲気中、約800℃、3分の熱処理を施すことによって、酸化タンタル膜44を結晶化すると共に、膜に酸素を供給することによって欠陥を修復する。この酸化タンタル膜44は、情報蓄積用容量素子の容量絶縁膜として使用される。
【0087】
前述したように、SOG膜16およびSOG膜34を緻密化するための高温熱処理は、酸化タンタル膜44を結晶化するための上記熱処理よりも高い温度で行われる。従って、酸化タンタル膜44を高温で熱処理してもSOG膜16およびSOG膜34の膜質が劣化することはない。
【0088】
次に、図28に示すように、溝42の内部を含む酸化タンタル膜44の上部にCVD法とスパッタリング法とを併用して膜厚150nm程度のTiN膜45を堆積した後、フォトレジスト膜(図示せず)をマスクにしてTiN膜45と酸化タンタル膜44とをドライエッチングすることにより、TiN膜45からなる上部電極、酸化タンタル膜44からなる容量絶縁膜および多結晶シリコン膜43からなる下部電極で構成される情報蓄積用容量素子Cを形成する。ここまでの工程により、メモリセル選択用MISFETQsとこれに直列に接続された情報蓄積用容量素子CとからなるDRAMのメモリセルが完成する。
【0089】
情報蓄積用容量素子Cの容量絶縁膜は、上記酸化タンタル膜44だけでなく、PZT、PLT、PLZT、PbTiO3、SrTiO3、BaTiO3、BST、SBTまたはTa2O5など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする膜によって構成してもよい。
【0090】
次に、情報蓄積用容量素子Cの上部に以下のような方法で2層のAl配線を形成する。
【0091】
まず、図29に示すように、情報蓄積用容量素子Cの上部にCVD法で膜厚100nm程度の酸化シリコン膜50を堆積する。このとき、周辺回路領域には厚い膜厚の酸化シリコン膜41が残っているので、基板1の表面から酸化シリコン膜50の表面までの高さ(標高)は、メモリセルアレイと周辺回路領域とでほぼ同じになる。
【0092】
次に、図30に示すように、フォトレジスト膜(図示せず)をマスクにして周辺回路領域の第1層配線30、33の上部の酸化シリコン膜50、41、窒化シリコン膜40およびSOG膜34をドライエッチングすることによってスルーホール51、52を形成した後、スルーホール51、52の内部にプラグ53を形成する。プラグ53は、例えば酸化シリコン膜50の上部にスパッタリング法で膜厚100nm程度のTiN膜を堆積し、さらにその上部にCVD法で膜厚500nm程度のW膜を堆積した後、これらの膜をエッチバックしてスルーホール51、52の内部に残すことにより形成する。
【0093】
次に、図31に示すように、酸化シリコン膜50の上部に第2層目の配線54〜56を形成する。配線54〜56は、例えば酸化シリコン膜50の上部にスパッタリング法で膜厚50nm程度のTiN膜、膜厚500nm程度のAl(アルミニウム)合金膜および膜厚50nm程度のTi膜を堆積した後、フォトレジスト膜(図示せず)をマスクにしてこれらの膜をドライエッチングすることにより形成する。このとき、配線54〜56の下層の酸化シリコン膜50は、その標高がメモリセルアレイと周辺回路領域とでほぼ同じになっているため、配線54〜56を高い寸法精度でパターニングすることができる。
【0094】
次に、図32に示すように、第2層目の配線54〜56の上部にSOG膜57を形成する。SOG膜57を形成するには、基板1上に水素シルセスキオキサンを主成分とする液状物質(薬液)をスピン塗布した後、約90℃、1分のベーク処理および約150℃、1分のベーク処理を行い、さらに窒素などの不活性ガス雰囲気中、約400℃、30分の熱処理を行って溶媒を気化させる。
【0095】
このように、本実施の形態では、情報蓄積用容量素子Cの下層に形成するSOG膜(16、34)を約800℃の高温熱処理で緻密化するのに対し、情報蓄積用容量素子Cの上層に形成すSOG膜57には、高温の熱処理を施さない。
【0096】
水素シルセスキオキサンを約400℃で熱処理して形成した上記SOG膜57の比誘電率は3.2〜3.4程度であり、高温熱処理で緻密化したSOG膜(16、34)の比誘電率(3.8〜4.0程度)よりも小さい。すなわち、第2層目の配線54〜56と後の工程でその上層に形成される第3層目の配線との層間に形成する絶縁膜として、誘電率が低いSOG膜57を使用することにより、配線間容量を低減することができるので、DRAMの動作速度が向上する。
【0097】
なお、第2層目の配線54〜56と第3層目の配線との層間に形成する絶縁膜として、低誘電率のSOG膜57の下層と上層とにプラズマCVD法で堆積した酸化シリコン膜を形成して3層構造(酸化シリコン膜/SOG膜/酸化シリコン膜)の絶縁膜としてもよい。また、配線間の容量がそれ程問題にならないような場合は、低誘電率のSOG膜57に代えて、ポリシラザン系SOG膜(比誘電率=4.0〜5.0程度)を使用してもよい。ただし、いずれの場合もAl膜を主体とする配線54〜56や、酸化タンタル膜44で構成された容量素子の熱劣化を防止するために、SOG膜の熱処理は、400℃を大きく越えない温度で行う必要がある。
【0098】
第2層目の配線54〜56と第3層目の配線との層間に形成する厚い絶縁膜をSOG膜57だけで形成する場合、水素シルセスキオキサンの薬液を1回スピン塗布するだけでは層間絶縁膜として要求される膜厚(800〜1000nm)が得られ難い。ところが、水素シルセスキオキサンを原料とするSOG膜57の表面は、Si−H結合に富んでいるために、膜の上に薬液を重ね塗りすると、膜の表面が薬液を強く弾いて膜厚が不均一になる。
【0099】
そこで、水素シルセスキオキサンを原料とするSOG膜を重ね塗りして厚膜化する場合には、約400℃の熱処理を行って膜を硬化させた後、酸素を含む雰囲気中で膜の表面に紫外線を照射し、膜の表面を改質してから薬液をスピン塗布するとよい。これにより、1回のスピン塗布では形成が困難な厚いSOG膜57を均一な膜厚で形成することができるので、配線54〜56のスペースを十分に埋め込んでも表面が平坦なSOG膜57を得ることができる。
【0100】
図33は、水素シルセスキオキサンを原料とするSOG膜(HSQ−SOG)の表面に紫外(UV)線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフ、図34は、同じく水滴を滴下した際の接触角および直径と、紫外線(波長=172nm)の照射時間との相関を示すグラフである。
【0101】
図33に示すように、紫外線の波長が約200nm以下になると、水滴の接触角が小さくなると共に直径が大きくなる。また、図34に示すように、照射時間が約30秒以上になると、水滴の接触角が小さくなると共に直径が大きくなる。これらのことから、SOG膜の表面に波長が200nm以下の紫外線を30秒以上照射することによって、薬液の濡れ性が大幅に向上することが判る。
【0102】
次に、図35に示すように、フォトレジスト膜(図示せず)をマスクにしてメモリセルアレイのSOG膜57とその下層の酸化シリコン膜50とをドライエッチングすることにより、情報蓄積用容量素子Cの上部にスルーホール58を形成する。またこのとき、周辺回路領域のSOG膜57をドライエッチングすることにより、配線56の上部にスルーホール59を形成する。
【0103】
次に、上記スルーホール58、59の内部にプラグを形成するが、本実施の形態ではプラグを形成する工程に先立って、図36に示すように、スルーホール58、59の内壁にサイドウォールスペーサ60を形成する。
【0104】
水素シルセスキオキサンを原料とするSOG膜57をエッチングしてスルーホール58、59を形成すると、Si−H結合に富んだ膜の内部から残留水素を含んだガスがスルーホール58、59内に放出されてプラグの抵抗増大を引き起こすことがある。そこで、スルーホール58、59の内壁にサイドウォールスペーサ60を形成し、スルーホール58、59内へのガスの放出を阻止することによってプラグの抵抗増大を防止する。
【0105】
上記サイドウォールスペーサ60は、ガスバリア性の高い緻密な膜を使って形成することが望ましく、例えばスルーホール58、59の内部を含むSOG膜57の上部にプラズマCVD法で酸化シリコン膜または窒化シリコン膜を堆積した後、この膜を異方的にエッチングしてスルーホール58、59の内壁のみに残すことによって形成する。
【0106】
次に、図37に示すように、スルーホール58、59の内部にプラグ61を形成した後、SOG膜57の上部に第3層目の配線62、63を形成する。プラグ61は、スルーホール58、59の内部を含むSOG膜57の上部にCVD法でW膜(またはTiN膜とW膜)を堆積した後、SOG膜57の上部の膜をエッチバックしてスルーホール58、59の内部に残すことによって形成する。また、配線62、63は、SOG膜57の上部にスパッタリング法で膜厚50nm程度のTiN膜、膜厚500nm程度のAl膜および膜厚50nm程度のTi膜を堆積した後、フォトレジスト膜(図示せず)をマスクにしてこれらの膜をドライエッチングすることにより形成する。
【0107】
その後、第3層目の配線62、63の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のDRAMが略完成する。
【0108】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0109】
前記実施の形態では、DRAMに適用した場合について説明したが、これに限定されるものではなく、0.25μm以下のデザインルールで製造されるLSIの絶縁膜形成方法として広く適用することができる。
【図面の簡単な説明】
【0110】
【図1】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図2】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図3】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図5】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図6】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図8】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図9】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図10】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図11】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図12】酸化シリコン系絶縁膜にコンタクトホールを形成する際のコンタクトホール径と窒化シリコン膜に対するドライエッチング速度比との相関を示すグラフである。
【図13】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図14】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図15】フッ酸を含んだ洗浄液を使ってSOG膜をウェット洗浄した時のエッチング速度とSOG膜を形成する際の熱処理温度との相関を示すグラフである。
【図16】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図17】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図18】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図19】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図20】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図21】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図22】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図23】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図24】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図25】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図26】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図27】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図28】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図29】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図30】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図31】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図32】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図33】水素シルセスキオキサンを原料とするSOG膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の波長との相関を示すグラフである。
【図34】水素シルセスキオキサンを原料とするSOG膜の表面に紫外線を照射した後、水滴を滴下した際の接触角および直径と、紫外線の照射時間との相関を示すグラフである。
【図35】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図36】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図37】本発明の一実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
【0111】
1 半導体基板
2 素子分離溝
3 p型ウエル
4 n型ウエル
5 n型ウエル
6 酸化シリコン膜
7 SOG膜
8 ゲート酸化膜
9a 多結晶シリコン膜
9b WN膜
9c W膜
9 ゲート電極
10a 酸化シリコン膜
10b 窒化シリコン膜
10 キャップ絶縁膜
11 n-型半導体領域
12 p-型半導体領域
13 窒化シリコン膜
13a サイドウォールスペーサ
14 n+型半導体領域(ソース、ドレイン)
15 p+型半導体領域(ソース、ドレイン)
16 SOG膜
17 n+型半導体領域(ソース、ドレイン)
18 コンタクトホール
19 コンタクトホール
20 プラグ
21 酸化シリコン膜
22、23、24 コンタクトホール
25 スルーホール
26 シリサイド膜
27 プラグ
28 窒化シリコン膜
29 窒化シリコン膜
30〜33 配線
34 SOG膜
35 多結晶シリコン膜
36 溝
37 サイドウォールスペーサ
38 スルーホール
39 プラグ
40 窒化シリコン膜
41 酸化シリコン膜
42 溝
43a アモルファスシリコン膜
43 多結晶シリコン膜
44 酸化タンタル膜
45 TiN膜
50 酸化シリコン膜
51、52 スルーホール
53 プラグ
54〜56 配線
57 SOG膜
58、59 スルーホール
60 サイドウォールスペーサ
61 プラグ
62、63 配線
BL ビット線
C 情報蓄積用容量素子
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qs メモリセル選択用MISFET
WL ワード線
【特許請求の範囲】
【請求項1】
シリコン、酸素および水素からなるポリマーを原料とするSOG膜を重ね塗りして厚膜化するSOG膜の形成方法において、
シリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりSOG膜を形成する工程、
酸素を含む雰囲気中で、前記SOG膜の表面に波長が200nm以下の紫外線を照射し、膜表面を改質する工程、
改質したSOG膜表面にシリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりSOG膜を形成する工程
を含むことを特徴とするSOG膜の形成方法。
【請求項2】
前記紫外線の照射時間が30秒以上である請求項1に記載のSOG膜の形成方法。
【請求項3】
前記シリコン、酸素および水素からなるポリマーが、水素シルセスキオキサンである請求項1又は2に記載のSOG膜の形成方法。
【請求項4】
前記SOG膜は前記ポリマーのSi−H結合の20〜30%が酸化されてSi−OH結合となった膜である請求項1乃至3のいずれかに記載のSOG膜の形成方法。
【請求項1】
シリコン、酸素および水素からなるポリマーを原料とするSOG膜を重ね塗りして厚膜化するSOG膜の形成方法において、
シリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりSOG膜を形成する工程、
酸素を含む雰囲気中で、前記SOG膜の表面に波長が200nm以下の紫外線を照射し、膜表面を改質する工程、
改質したSOG膜表面にシリコン、酸素および水素からなるポリマーを主成分とし、溶媒を含む液状物質を塗布し、不活性ガス雰囲気中で加熱して溶媒を気化させることによりSOG膜を形成する工程
を含むことを特徴とするSOG膜の形成方法。
【請求項2】
前記紫外線の照射時間が30秒以上である請求項1に記載のSOG膜の形成方法。
【請求項3】
前記シリコン、酸素および水素からなるポリマーが、水素シルセスキオキサンである請求項1又は2に記載のSOG膜の形成方法。
【請求項4】
前記SOG膜は前記ポリマーのSi−H結合の20〜30%が酸化されてSi−OH結合となった膜である請求項1乃至3のいずれかに記載のSOG膜の形成方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【公開番号】特開2007−36267(P2007−36267A)
【公開日】平成19年2月8日(2007.2.8)
【国際特許分類】
【出願番号】特願2006−239148(P2006−239148)
【出願日】平成18年9月4日(2006.9.4)
【分割の表示】特願平11−93871の分割
【原出願日】平成11年3月31日(1999.3.31)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成19年2月8日(2007.2.8)
【国際特許分類】
【出願日】平成18年9月4日(2006.9.4)
【分割の表示】特願平11−93871の分割
【原出願日】平成11年3月31日(1999.3.31)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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