【課題】第１の方向の下位配線層の電源配線と第２の方向の上位配線層の電源配線をスタックドビアで接続して機能回路までの駆動電力の供給経路を形成すると、上位配線層の電源配線と重なる中間配線層の第２の方向の信号配線の配線リソースが少なくなる。
【解決手段】中間層電源配線Ｄ３は、最上位層電源配線Ｄ４の配線領域内にあってかつ第２の方向Ｙで最下位層電源配線Ｄ１の配線領域外に延在し、最上位層電源配線Ｄ４に対してビア接続され、最下位層電源配線Ｄ１と最上位層電源配線Ｄ４との交差領域Ｋ１において、第２層電源配線Ｄ２は、最下位層電源配線Ｄ１の上方に位置する部分と中間層電源配線Ｄ３の下方に位置する部分とを有し、最下位層電源配線Ｄ１および中間層電源配線Ｄ３に対してビア接続され、中間配線層において第２の方向に沿って配線可能な信号配線Ｒ３の配線領域が交差領域Ｋ１内に確保されている。 （もっと読む）

【課題】電着法により基板に設けた非貫通穴内部に絶縁層を形成する際に、絶縁層を必要としない基板表面の絶縁層の形成を抑制し、非貫通穴内部に選択的に成膜できる基板処理方法、基板処理装置及び半導体装置を提供すること。
【解決手段】半導体基板１０に非貫通穴１１を形成し、電着法により非貫通穴１１内部に絶縁層１５を形成する際に基板１０の表面に形成される余剰な絶縁層１５を、摩擦手段１７による摩擦によって除去し、これによって非貫通穴１１内部に選択的に絶縁層１５を成膜する。 （もっと読む）

【課題】２列パッド配置を持つ半導体装置に対して、十分な電気特性を実現しかつ低コストでパッケージの設計が可能となるような、特定のパッド配置と並びの基準を提供する。
【解決手段】電源パッドとグランドパッドのパッド数の合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、所定の値、具体的には４０％以上となるように、電源パッドとグランドパッドを設ける。また、データ出力系の電源パッド数と、データ出力系のグランドパッド数との合計が全パット数の１５％以上となるように、電源パッドとグランドパッドを設ける。また、パッド配列ライン部のコマンド／アドレス系パッドの領域の中間部と端部とには電源パッドとグランドパッドとが、同じ種類のパッドが横に並ぶように少なくとも１対配置され、同じパッド配列ライン部上の中間の部分と端部の対向する位置では、電源パッドとグランドパッドとが対向するように配置される。 （もっと読む）

【課題】配線リソースを確保しつつチップ内に均一で効率的な電源供給を行うこと。
【解決手段】複数の電源パッド１７ａと、Ｘ方向に電源パッド１７ａと交互に配置される複数の接地パッド１８ａと、Ｘ方向に沿って延在し、かつ、Ｘ方向上の各電源パッド１７ａの第１の端部と接続される第１上層電源配線１７ｂと、Ｘ方向に沿って延在し、かつ、Ｘ方向上の各接地パッド１８ａの第１の端部の反対側の第２の端部と接続される第１上層接地配線１８ｂと、第１上層電源配線１７ｂと第１上層接地配線１８ｂの間にて電源パッド１７ａから隣りの接地パッド１８ａの近傍まで延在する第２上層電源配線１７ｃと、第１上層電源配線１７ｂと第１上層接地配線１８ｂの間にて接地パッド１８ａから隣りの電源パッド１７ａの近傍まで延在する第２上層接地配線１８ｃと、を備える。１７ａ、１７ｂ、１７ｃ、１８ａ、１８ｂ、１８ｃは、同一のパッド層に形成される。 （もっと読む）

【課題】電極パッドの直下の絶縁膜に生じるクラックに起因したリーク電流を容易に判断することのできる技術を提供する。
【解決手段】信号用電極パッド２および半導体チップのコーナ部に形成された孤立パターンである検査用電極パッド３に同時にそれぞれプローブを当てて、検査用電極パッド３と、複数の信号用電極パッド２および検査用電極パッド３の直下を絶縁膜４，６を介して通る電源周回配線７との間のリーク電流を測定し、検査用電極パッド３と電源周回配線７との間で規格以上のリーク電流が測定された場合は、検査用電極パッド３とこれに隣接する信号用電極パッド２（２Ａ）との間のリーク電流を測定する。 （もっと読む）

【課題】電気光学装置において、コンタクトホールを形成する工程を低減でき、製造プロセスの単純化を可能とする。
【解決手段】電気光学装置は、基板（１０）上に、複数の画素電極（９ａ）と、画素電極（９ａ）を駆動するための一の配線、電極又は電子素子の少なくとも一部を夫々構成すると共に、互いに同一の導電膜から形成された複数の第１導電部（６ａ、９３）と、画素電極を駆動するための他の配線、電極又は電子素子の少なくとも一部を夫々構成すると共に、複数の第１導電部と絶縁膜を介して異なる層に夫々配置された複数の導電膜から夫々形成された複数の第２導電部（１１ａ、１ａ、３ｂ、７１、７５）とを備える。複数の第２導電部は夫々、複数の第１導電部の少なくともいずれかと絶縁膜に形成されたコンタクトホール（８４、８１、８１０、８１３、８１４）を介して電気的に接続される。 （もっと読む）

【課題】配線間のノイズをシールドする構成を有する半導体回路を少ない工数で製造する製造方法を提供する。
【解決手段】図１（ａ）に示すように、下地メタル配線２１を形成し、層間膜１２を成膜する。このとき層間膜（１２）は下地メタル配線（２１）の凹凸形状に沿った形状となる。メタル素材を成膜して凹部にメタル素材を埋め込み、ＣＭＰ法を用いて平坦化し、その上に層間膜（１４）を成膜することで、ノイズシールド配線（２２）が形成される。このノイズシールド配線（２２）をＧＮＤ電位、もしくは電源電圧と同電位に固定することで、信号配線間のノイズを低減するノイズシールド配線として機能させる。下地メタル配線による凹凸形状の凹部を利用することで、従来技術に比べて少ない設計工数、製造工数でノイズシールド配線の形成が可能となる。 （もっと読む）

【課題】信頼性の高いＴＦＴ構造を用いた半導体装置を提供する。
【解決手段】基板１０１上に形成されたＣＭＯＳ回路において、Ｎチャネル型ＴＦＴにサブゲート配線（第１配線）１０２aとメインゲート配線（第２ゲート配線）１０７aを設ける。ＬＤＤ領域１１３は第１配線１０２aとは重なり、第２配線１０７aとは重ならない。このため、第１配線にゲート電圧を印加すればＧＯＬＤ構造となり、印加しなければＬＤＤ構造となる。回路仕様に応じてＧＯＬＤ構造とＬＤＤ構造とを使い分けることができる。 （もっと読む）

集積回路のための電力供給ネットワーク(2)を提供し、この電力供給ネットワーク(2)は、供給グリッド(4)；複数の供給パッド(6)であって各供給パッド(6)は供給グリッド(4)の縁部と電気的に接触するもの；複数の供給パッド(6)の少なくとも1種のための電流スプレッダー(8)であって、各電流拡散体(8)がそれぞれの供給パッド(6)および供給グリッド(4)と電気的に接触するもので、各電流拡散体(8)がそれが供給グリッド(4)のそれぞれの部分に重複するように大きさを作られるもので；および各電流拡散体(8)が供給グリッド(4)より低い電気的抵抗を持つものを備える。さらなる具体例は上述するような電力供給ネットワークを有する集積回路を提供する。
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【課題】動作の高速化、回路の合理的な配置を可能にし、簡単な構成でチップ内の回路レイアウトの自由度を高くした半導体集積回路装置を提供する。
【解決手段】半導体基板の一主面上に回路を構成する回路素子及び配線及びかかる回路と電気的に接続された第１電極と第２電極を設け、上記第１及び第２電極の表面部を除いた上記回路上に有機絶縁膜を形成し、かかる有機絶縁膜上に第１及び第２外部接続用電極を設け、上記第１及び第２外部接続用電極と第ｌ及び第２電極とをそれぞれ電気的に接続するための導電層を上記有機絶縁膜上に被着させ、その交差部において上記導体層の一方を上記半導体基板の一主面に設けられた配線に接続される。 （もっと読む）

【課題】配線領域の占有面積を広げることなく、配線の形状を安定して形成でき、配線を流れる駆動電流を安定化できる技術を提供する。
【解決手段】半導体メモリは、電源配線部を介して互いに隣接して配置される第１及び第２の配線領域を具備し、第１の配線領域は、メモリセルアレイ部に第１のピッチの第１の配線１０ａと、第１のピッチよりも広い第２のピッチの第１の引き出し配線１２ａと、第１の配線１０ａと第１の引き出し配線１２ａを接続し、斜め方向に延びる第１の傾斜配線１１ａとを有し、第２の配線領域は、メモリセルアレイ部に第１のピッチの第２の配線１０ｂと、第２のピッチの第２の引き出し配線１２ｂと、第２の配線１０ｂと第２の引き出し配線１２ｂを接続し、斜め方向に延びる第２の傾斜配線１１ｂとを有し、第１及び第２の傾斜配線１１ａ，１１ｂは、同一方向に延びることを備える。 （もっと読む）

【課題】本発明の目的は、パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【解決手段】パッケージサイズがチップサイズに近く、応力吸収層とは別に、熱ストレスを効果的に吸収することができる半導体装置である。半導体装置１５０は、電極１５８を有する半導体チップと、半導体チップの上に設けられる応力緩和層としての樹脂層１５２と、電極１５８から樹脂層１５２の上にかけて形成される配線１５４と、樹脂層１５２の上方で配線１５４に形成されるハンダボール１５７と、を有し、樹脂層１５２は表面に窪み部１５２ａを有するように形成され、配線１５４は窪み部１５２ａの上を通って形成される。 （もっと読む）

【課題】従来の半導体装置は、信号配線とその信号配線の下層に配置される配線とが干渉する問題があった。
【解決手段】本発明にかかる半導体装置は、レイアウトセル内のトランジスタに第１の電源を供給する第１の電源配線ＶＤＤＬとレイアウトセル内のトランジスタを接続するセル内配線とが形成されるセル内配線層と、レイアウトセルの入出力端子と接続される入出力配線が形成される入出力配線層と、セル内配線層と入出力配線層との間に形成されるシールド配線２３とを有し、シールド配線２３は、セル内配線と第１の電源配線とを覆う領域に形成されるものである。 （もっと読む）

【課題】電源配線の電位が容量素子により良好に安定化されている半導体装置を提供する。
【解決手段】下位レベルおよび上位レベルの少なくとも一方における複数の配線の中の隣接する第一および第二の配線に第一の電位が供給され、これら第一および第二の配線と交差する下位または上位レベルの配線であって第二の電位が供給される第三の配線との間に容量素子１３０が形成され、さらに容量素子１３０の電極１３１，１３３は、第一および第三の配線の交差部分から第二および第三の配線の交差部分に渡って延在形成されている。容量素子１３０は、下部配線１１１と上部配線１２１との線幅に比較して下部電極１３１と上部電極１３２とが大面積に形成されており、充分な容量値を発生することができるので上部配線１２１と下部配線１１１との電位が安定する。 （もっと読む）

【課題】有機ＥＬ素子の発光輝度の面内分布をより均一にすることができる有機ＥＬ装置を提供すること。
【解決手段】本発明の有機ＥＬ装置は、少なくとも一方面に導電性を有する基板(10)と、上記基板の一方面上に形成される絶縁膜(50)と、各々、ソースが上記基板と接続されたｐチャネル型のトランジスタ(58,62,64,66)を含み、上記絶縁膜上に形成される複数の駆動回路と、上記駆動回路の各々に対応して上記基板上に形成され、一方端子が上記トランジスタのドレインと接続され、他方端子が共通グランドと接続される複数の有機エレクトロルミネッセンス素子(82,88,90)と、を含む。また、導電性を有する基板の画素が形成される領域の外周部に電源供給用のパッドを設ける。 （もっと読む）

【課題】アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にする。
【解決手段】ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を覆わないように、各配線は設けられている。一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。 （もっと読む）

【課題】貫通電極と半導体チップの電極との接触不良による歩留まりの低下を防止する。
【解決手段】複数の半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄが積層されてなる半導体集積回路装置であって、複数の半導体チップ１０１Ａ〜１０１Ｄを貫通するように形成された貫通電極１０４，１０５と、複数の半導体チップの各々を構成する各層にそれぞれ形成され、貫通電極１０４，１０５を貫通させる開口部を有する複数の電極１０２と、複数の電極１０２のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビア１０３とを備え、ビア１０３は、側面が貫通電極１０４，１０５と接触するように形成されている。 （もっと読む）

【課題】電位ドロップに起因するセルの動作不良を防止すること。
【解決手段】本発明に係る半導体集積回路は、チップ１上に配置された電源パッド２ａと、電源配線構造１０を介して電源パッド２ａに接続された回路群２１，２２とを備える。その電源配線構造１０は、異なる配線層に形成され複数の交差点ＩＳ１，ＩＳ２においてオーバーラップする複数の第１電源配線１１及び複数の第２電源配線１２と、それら複数の第１電源配線１１と複数の第２電源配線１２を接続するビア１３とを有する。上記回路群は、第１領域Ｒ１に配置された機能ブロック２１を含む。ビア１３は、第１領域Ｒ１と電源パッド２ａの間の第２領域Ｒ２における複数の交差点ＩＳ２の一部に配置されていない。 （もっと読む）

【課題】半導体装置において、高周波ノイズの影響を低減すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２と、半導体基板２上に形成されたアナログ回路とを備える。そのアナログ回路は、ダイオード５０を含む。そのダイオード５０の一端に接続される配線（２２、２３、３１、５１、５２）の少なくとも一区間は、磁性体１０によって覆われている。 （もっと読む）

【課題】一部の内部配線に流れる高周波電流だけを選択的に抑制することができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２と、その半導体基板２上に形成された絶縁層３と、その絶縁層３の一部の領域Ｒｆに埋め込まれ、絶縁層３の表面に達する磁性体１０と、その磁性体１０を貫通するように絶縁層３に埋め込まれた金属配線５と、を備える。その磁性体１０は、上記一部の領域Ｒｆにおいて、金属配線５の全周を覆っている。 （もっと読む）