【課題】別々の配線から電源電力が供給される半導体素子が形成された互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することを可能とする。
【解決手段】半導体基板２０の第１ウェル領域２２に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第１配線３６と、第１配線３６上に形成された第１絶縁層４６と、半導体基板２０の第１ウェル領域２２とは独立している第２ウェル領域２４に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第２配線３８と、を設け、第１配線３６と第２配線３８とを第１絶縁層４６によって電気的に絶縁する。 （もっと読む）

【課題】電源供給能力が高い半導体装置を提供する。
【解決手段】本発明の半導体装置１（１００）は、機能回路２１が形成された半導体基板２と、機能回路２１の中央部Ｏの直上位置近傍を通る基幹配線３３と、基幹配線３３の端部に接続された電源パッド４と、機能回路２１の略中央部と基幹配線３３とを接続する接続配線３４、５、６と、を備え、基幹配線３３と電源パッド４とは同一層に形成される。このような構成により、半導体基板の機能回路の中央部近傍に効率良く電源供給を行うことができ、電源供給能力が高い。 （もっと読む）

【課題】小型化の進んだ回路セルでも回路信頼性の低下を防止できる回路レイアウトの設計方法を提供する。
【解決手段】ゲート電極１に電位差の大きい電源電位あるいは基準電位からのノイズの影響が及んで誤動作を起こしてしまうことを防ぐために、ゲート電極１に接続するプラグ５と電源電位あるいは基準電位が供給されるプラグ６との間は、プラグ５に電源電位あるいは基準電位からのノイズの影響が及ばない十分な距離だけ離間させるために、配線４下にて等間隔で配置されているプラグ６のうち、プラグ５（５Ａ）と十分離間していない配置位置６Ａに配置されるプラグ６のみを平面レイアウトの設計時に消去する。 （もっと読む）

【解決手段】静電気放電（ＥＳＤ）保護デバイスが、積層型半導体ダイのアクティブレイヤ間の縦型の空間に形成され、これにより、そうでなければ通信目的のためにしか使用されないであろう空間を利用する。シリコン貫通ビア（ＴＳＶ：through silicon via）の縦型の表面領域は、ＥＳＤイベントに起因する大電圧を緩和するために使用される。一実施形態では、ＥＳＤダイオードは、積層型デバイスの半導体ダイのアクティブレイヤ間の縦型ＴＳＶ内に形成される。このＥＳＤダイオードは、積層の半導体ダイの両方の上の回路によって共有され、これによって空間を節約し、そしてＥＳＤ保護回路によって必要とされるダイ面積を低減し得る。 （もっと読む）

【課題】デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる。
【解決手段】半導体集積回路１００は、第１電位及び第２電位のセル用の電源配線１０１，１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。 （もっと読む）

【課題】配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供する。
【解決手段】主電源配線層と中間電源配線層との間には、第１の主電源配線と重なる位置に、第１の主電源配線と第１の中間電源配線とを接続する第１の中間接続ビアが設けられ、第２の主電源配線と重なる位置に、第２の主電源配線と第２の中間電源配線とを接続する第２の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第１の中間電源配線と第１の副電源配線とを接続する第１の副接続ビアと、第２の中間電源配線と第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、第１の方向に並ぶ副接続ビア列が、第２の方向に複数配置される。中間電源配線層の第２の中間電源配線には、第２の中間接続ビアと第２の副接続ビアとを接続する接続配線が含まれる。 （もっと読む）

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。 （もっと読む）

【解決手段】半導体素子の製造方法および半導体素子。接続パッド（７）がＳＯＩ基板（１）の絶縁層（２）に配置される。接続パッドの上部に形成されるコンタクトホール開口部（９）は、その側壁及び接続パッド上に、上縁が頂部金属（１２）に接触する金属膜（１１）を備える。 （もっと読む）

【課題】複数のダイを３次元集積回路パッケージとして積層する際に、貫通シリコンビアのコンタクトパッドの効率的な配置が可能なデバイスを提供する。
【解決手段】メモリダイなどの第２ダイに連結された第１ダイを含む集積回路において、複数の貫通シリコンビアＴＳＶが第２ダイを貫通するよう設けられ、第１ダイに電力リファレンスを供給する。複数の貫通シリコンビアは、第２ダイの複数の回路セクションＭＳを妨害することなく横方向に再配置可能である。 （もっと読む）

【課題】チップ面積を有効に使用することができる半導体集積回路を構成する。
【解決手段】半導体基板（２）の縁に沿って構成される複数のボンディングパッド（５）（６）（７）と、複数のボンディングパッド（５）（６）（７）の下に、縁に沿って配置される複数のＩ／Ｏセル（３）と、複数の上層配線（１３）を有する上層配線メッシュ（２４）と、半導体基板（２）に構成されるコア領域（４）とを具備する半導体集積回路（１）を構成する。ここにおいて、コア領域（４）の面積は、半導体基板の表面に平行な面において、上層配線メッシュ（２４）が占める面積よりも広い。 （もっと読む）

【課題】 集積回路の周囲の回路及び配線の構造を簡素化可能で、チップ本体の小型化が可能なチップを提供する。
【解決手段】 半導体チップ１は平面形状が略四角形の板状のチップ本体３と、チップ本体３の表面に設けられた複数の集積回路５ａ、５ｂと、チップ本体３の裏面に設けられた他の回路としての配線１３ａ〜１３ｆと、集積回路５ａ、５ｂと配線１３ａ〜１３ｆを接続する接続手段としてのコンタクト１１ａ、１１ｂを有している。
コンタクト１１ａ、１１ｂはチップ本体３を貫通して設けられた導電性物質である。
このように、集積回路５ａ、５ｂを互いに接続するための配線を、チップ本体３の裏面２ｂに設けることにより、配線を表面２ａに設けた場合と比べて、集積回路の周囲の他の回路（配線）の構造を簡素化することができる。
即ち、半導体チップ１を従来よりも小型化することができる。 （もっと読む）

【課題】細幅配線間のＴＤＤＢ寿命の低下、および細幅配線間のショートによる歩留まり低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０は、ダマシン配線からなる配線層を有し、０．５μｍ以上の幅を有する第１の配線１２と、前記第１の配線１２に隣接し前記第１の配線１２から０．５μｍ未満の間隔で配置された第２の配線１４と、前記第２の配線１４に隣接し前記第１の配線１２から０．５μｍ以下の間隔で配置された第３の配線１６と、を備え、前記第２および第３の配線は同電位を有するよう構成されている。 （もっと読む）

【課題】従来の半導体装置の製造方法には、さらなる効率化が困難であるという課題がある。
【解決手段】第１基板４１に設けられた第１半導体層５１の表示面側に、平面視で第１半導体層５１の一部に重なる第１導電パターン１０７を形成する工程と、第１導電パターンをマスクとして第１半導体層５１に不純物を注入する第１注入工程と、前記第１注入工程の後に、第１導電パターン１０７の一部を除去して、第１導電パターン１０７と第１半導体層５１とが平面視で重なる領域である第１重畳領域１１３ａを縮小する縮小工程と、前記縮小工程の後に、ゲート電極部５７をマスクとして第１半導体層５１に前記不純物を注入する第２注入工程と、を有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】
デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣ（集積回路）チップのシールリング構造を提供する。
【解決手段】ＩＣ用のシールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。 （もっと読む）

【課題】半導体装置の小型化を推進することができるとともに、配線間のカップリングを低減することができる技術を提供する。
【解決手段】半導体チップの短辺を縮小するために、半導体チップＣＨＰのＬＣＤ制御部６にも最上層配線である配線Ｌ５を形成する。すなわち、半導体チップＣＨＰの長辺方向に沿って延在するように配線Ｌ５を形成する。そして、配線Ｌ５の一層下層に形成される配線Ｌ４の延在方向を工夫する。具体的には、ＬＣＤ制御部６を除く他の機能ブロックでは、配線Ｌ４を半導体チップＣＨＰの長辺方向に沿って延在するように配置する。一方、ＬＣＤ制御部６では、配線Ｌ４を半導体チップＣＨＰの短辺方向に沿って延在するように配置する。 （もっと読む）

【課題】高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺として形成する矩形に含まれる領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺として形成する矩形に含まれる内側の領域にそれぞれ分布する枝配線２５とを備える。 （もっと読む）

【課題】所定の配線層に形成されたＣＭＰ用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層Ｍ２に形成されたダミーパターン２４と、配線層Ｍ２と積層方向で対向する配線層Ｍ３に形成され所定の固定電位（電源電圧／グランド）が供給される固定電位用配線３０、３１、３２と、ダミーパターン２４と固定電位用配線３０、３１、３２とを電気的に接続するビア４０とを備えて構成される。 （もっと読む）

【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。 （もっと読む）

【課題】トランジスタが励起する電磁波を有効利用することによって、電源ノイズを発生させず高い性能を有する半導体集積回路を提供する。
【解決手段】 オンチップインバータは孤立電磁波を励起すると見なすと考える孤立電磁波コンセプトにより、半導体集積回路内の金属配線を設計し解析する。設計や解析には孤立電磁波のアナライジングモデル又は、オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波を有する一つの正弦波を有する単一正弦波を92%以上の確かさで使用する。孤立電磁波コンセプトを適用すると半導体集積回路内のオンチップ電源分配回路を電磁波理論に基づいてほぼ理想的に設計することが出来る。本発明において、オンチップ電源分配回路は低インピーダンス損失線路を使用して構成される。低インピーダンス損失線路は陽極導体、陰極導体、および損失を有する絶縁膜で構成される。 （もっと読む）