【課題】ボンディングプロセス及びプロービングプロセスにより発生した応力から素子を保護し且つボンディングパッドの下側の絶縁膜にクラックが発生することのない、信頼性の高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板と半導体基板の上に形成された第１の層間絶縁膜３と、第１の層間絶縁膜３の上に形成されたパッド１と、パッド１の直下の領域において、第１の層間絶縁膜３中にそれぞれが互いに間隔をおいて独立して形成された複数の第１の配線１２とを備えている。複数の第１の配線１２は、パッド１の直下の領域において、第１の方向に延びる複数の第１方向配線１２Ａと、第１の方向と直交する第２の方向に延びる複数の第２方向配線１２Ｂとを有する。 （もっと読む）

【課題】駆動安定性を高め、積層工程での歩留まりを向上させ、実装形態での長期信頼性を向上させた薄型半導体チップの積層パッケージを実現する。
【解決手段】チップ表面に半導体素子１１０と、半導体素子１１０に信号を供給する配線と信号用電極と電源用電極とグランド用電極を有し、チップ裏面に信号用電極と電源用電極とグランド用電極を有し、チップ表面の電極とチップ裏面の電極とを電気的に接続する貫通配線を有し、チップの裏面を覆い、グランド用電極と接続した導体層１２０が形成されている複数の半導体チップ５００、５０１とインターポーザ５０２とが積層されている半導体パッケージ。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】 能動面にバンプを形成した半導体装置における静電気保護素子と電極パッドと
を電気的に接続するパッド用電気配線と、電源と電気的に接続する電源用電気配線とを、
当該半導体装置が有する面積を極力増大させずに、かつ、短絡しないように配置した電気
配線を有する半導体装置を提供する。
【解決手段】 パッド電極と静電気保護素子とを電気的に接続するパッド用電気配線と、
電源と電気的に接続する電源用電気配線とを、有し、当該電源用電気配線として用いられ
ている多層配線の一部の電気配線層において、パッド用電気配線と、電源用電気配線とが
、静電気保護素子上では重ならないように、静電気保護素子が形成されている領域の中央
に配置する。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）

【課題】半導体チップの小型化を妨げたり、回路設計を煩雑にしたりすることなく、前工程においてケルビンコンタクト法を用いた半導体集積回路の電気特性検査を行うことを可能とする。
【解決手段】検査装置のプローブカードは、コイル型プローブ針とその内側に配置されたポゴピン型プローブ針とで構成されたケルビンコンタクト用プローブ針および２端子測定用プローブ針を備えている。ウエハのチップ領域１Ａに形成された電極パッド２、３は、ケルビンコンタクト用プローブ針が接触する電極パッド３の面積をＢ、２端子測定用プローブ針が接触する電極パッド２の面積をＡとしたとき、Ａ≦Ｂ＜２Ａの関係にある。 （もっと読む）

【課題】配線に断線が発生することを抑制し、かつエレクトロマイグレーションに対する耐性、及び熱ストレスに起因したボイドの発生に対する耐性を配線に持たせる。
【解決手段】第２導電パターン１０４は端が第１導電パターン１００につながっており、第１導電パターン１００より幅が細い。第１導電パターン１００及び第２導電パターン１０４は、シード層１１０及びメッキ層１２０を有する。シード層１１０及びメッキ層１２０は、それぞれ銅により形成されている。メッキ層１２０は、底層に、表層より結晶粒が小さい小粒層１２２を有している。そして第２導電パターン１０４を形成するメッキ層１２０は、小粒層１２２を、第１導電パターン１００を形成するメッキ層１２０より厚く有している。 （もっと読む）

【課題】半導体チップのサイズを縮小化することのできる技術を提供する。
【解決手段】まず、絶縁膜９上にパッド１０およびパッド以外の配線１１ａ、１１ｂを設ける。このパッド１０および配線１１ａ、１１ｂ上を含む絶縁膜９上に表面保護膜１２を形成し、表面保護膜１２に開口部１３を設ける。開口部１３はパッド１０上に形成されており、パッド１０の表面を露出する。この開口部１３を含む表面保護膜１２上にバンプ電極８を形成する。ここで、バンプ電極８の大きさに比べてパッド１０の大きさを充分小さくなるように構成する。これにより、バンプ電極８の直下であって、パッド１０と同層に配線１１ａ、１１ｂが配置されるようにする。すなわち、パッド１０を小さくすることにより形成されたバンプ電極８下のスペースに配線１１ａ、１１ｂを配置する。 （もっと読む）

【課題】 半導体デバイスに電力を提供する電力グリッド構造体及びその製造方法を提供する。
【解決手段】 本発明の一実施形態は、誘電体層の内部に形成された第１の導電性材料のスタッドと、底部及び側壁を有する第２の導電性材料のビアであって、底部及び側壁は導電性ライナで覆われ、底部はスタッドの直接上に形成され、かつ、導電性ライナを通してビアと接触した状態にある、ビアと、ビアの側壁において導電性ライナを通してビアに接続する第３の導電性材料の１つ又は複数の導電性パスとを含むことができる半導体構造体を提供する。半導体構造体を製造する方法も提供される。 （もっと読む）

【課題】接続配線のインピーダンスの増大を抑制することと、半導体ウェハのダイシング性を向上させることとを両立させる技術の提供。
【解決手段】半導体ウェハ１に、複数の配線層を形成し、それぞれ複数の配線層の一部を含む半導体チップとなるチップ構成部２を複数形成し、相互に隣り合うチップ構成部２を何れかの配線層に含まれる接続配線３を介して相互に電気的に接続する。接続配線３において、チップ構成部２に対する接続端３ａよりも、これら接続端３ａの間に位置する中間部３ｂの方が、幅狭となるように、接続配線３を形成する。相互に隣り合うチップ構成部２の間において接続配線３と交差するように延伸するスクライブ線４に沿って、半導体ウェハ１を切断することによって、チップ構成部２の各々を相互に分離させて半導体チップを形成する。 （もっと読む）

【課題】ダイシング性の低下を抑制することと、ダイシングの際における半導体ウェハのチッピングの拡大を抑制することとを両立させる。
【解決手段】半導体ウェハ１に、複数の配線層を形成し、それぞれ複数の配線層の一部を含む半導体チップとなるチップ構成部２を複数形成し、相互に隣り合うチップ構成部２を何れかの配線層に含まれる接続配線３を介して相互に電気的に接続する。複数のダミーメタル５からなるダミーメタルパターン６を、複数の配線層のうち、接続配線３の上層と下層とのうちの少なくとも何れか１つの配線層において、接続配線３の配置領域及びその近傍と対応する範囲にのみ形成する。相互に隣り合うチップ構成部２の間において接続配線３と交差するように延伸するスクライブ線４に沿って、半導体ウェハ１を切断することによって、チップ構成部２の各々を相互に分離させて半導体チップを形成する。 （もっと読む）

【課題】光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。
【解決手段】複数のセル３０１と、水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ライン３０２とを備え、前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、前記複数のセルのそれぞれは、信号を入力又は出力するためのポート３０８をそれぞれ有した複数の素子と、前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロック３０４とを含み、前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる。 （もっと読む）

【課題】局所的な電圧降下を効果的に抑制できる電源配線構造を有した半導体装置を提供する。
【解決手段】第１配線層は複数の第１配線ブロック１０を含み、当該各第１配線ブロック１０には、第１電位を持ち且つ少なくとも二方向以上に延びる第１配線１１と、第１電位と異なる第２電位を持ち且つ少なくとも二方向以上に延びる第２配線１２とが配置されている。第２配線層は、隣り合う一対の第１配線ブロック１０における第１配線１１同士を電気的に接続する第３配線２１と、当該一対の第１配線ブロック１０における第２配線１２同士を電気的に接続する第４配線２２とを含む。 （もっと読む）

【課題】シールド膜を設けることなく、最上層配線層に形成された信号電位配線を治具の接触による破損から保護する。
【解決手段】半導体基板と、半導体基板上に形成され、半導体素子が形成される半導体層及び前記半導体素子に接続される信号配線が形成される下層配線層と、半導体層及び前記下層配線層より上層に形成され、動作時に電位が変化しない固定電位配線、動作時に電位が変化しうる上層信号電位配線、及び、固定電位が入力される固定電位用ボンディングパッド、及び信号電位が入出力される信号電位用ボンディングパッドが形成された最上配線層と、を備えている。固定電位配線及び固定電位用ボンディングパッドの少なくとも一部は、下層に半導体層及び下層配線層のうち少なくとも一方が形成されることにより、信号電位配線及び前記信号電位用ボンディングパッドの最も高い表面より高く形成されている。 （もっと読む）

【課題】異なるドメインのそれぞれに、独立して電源電圧を供給することが可能で、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を提供する。
【解決手段】電源バンプＢＰ１およびＢＰ２に電気的に接続される電源線ＷＬ１を、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して複数配設し、電源線ＷＬ１に電気的に接続される下層の電源線ＷＬ２を、電源線ＷＬ１に平面視的に直交するように互いに平行して複数配設する。そして、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２を割り付け、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２を割り付ける。電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設する。 （もっと読む）

【課題】 半導体集積回路のチップ面積を増大させることなく、配線層の剥離防止構造を作製し、チップへの応力による配線の切断を防止する。
【解決手段】
多層配線構造の半導体集積回路チップ周辺部の金属配線層２０２〜２０５上に、当該金属配線層同士を接続するためのスルーホール、或いは最下層の金属配線層と基板上に形成された素子とを電気的に接続するためのコンタクトホールを、夫々、当該金属配線層の直上にスルーホールが形成される領域１０１と、当該金属配線層の直下にスルーホール或いはコンタクトホールが形成される領域１０２とが基板面内で重なり合わないように、金属配線層上に複数、集中して配置する。 （もっと読む）

【課題】 信号線の形成位置に関わらず、信号線とＭＩＭ構造のキャパシタ１１との間で発生する寄生容量が抑制できるようにする。
【解決手段】 ＭＩＭ構造のキャパシタ１１と、絶縁膜１２ａ，１２ｂを介してＭＩＭ構造のキャパシタ１１を挟む、少なくとも一対の遮蔽部１３ａ，１３ｂとを備える。 （もっと読む）

【課題】低電力制御が行われるエリアバンプ構造の半導体集積回路装置に最適化した電源供給を提供する。
【解決手段】論理ブロック領域２において、電源スイッチ部１４は、論理ブロック領域２，３の両辺側にそれぞれレイアウトするのではなく、論理ブロック領域２の内側に分割して等間隔でレイアウトし、各々の基準電位ＶＳＳ用のパッド１１との距離が短くなるようにする。たとえば、論理ブロック領域２では、電源スイッチ部１４が３つに分散されて配置されており、各々のパッド１１と電源スイッチ部１４との距離が短くなるようにしている。これにより、エリアバンプ構造の半導体集積回路装置における電源供給の電圧低下を大幅に低減することができる。 （もっと読む）

【課題】互いに交差する上下の電源配線同士を中間配線層に形成される接続用配線を介して接続する際に、中間配線層での接続用配線によって占有される信号配線の配線トラック数を少なくする多層配線層の電源配線構造を提供する。
【解決手段】中間配線層のうち第１の方向を優先配線方向とする１つの中間配線層は、同種の上層電源配線と下層電源配線との交差位置に形成される交差位置形成部と、交差位置形成部から第１の方向の異なる種類の上層電源配線側に張り出した張出部と、を有するビア位置変換接続用配線２４Ａ，２４Ｂを有し、配線接続部は、上層配線と交差位置形成部との間と、張出部と下層配線との間と、をビア２１Ａ，２３Ａ，２５Ａ，２１Ｂ，２３Ｂを介して接続する。 （もっと読む）

【課題】配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【解決手段】隣接する配線との最小スペース幅１３によって、設けられる配線幅１２の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。 （もっと読む）