【課題】電源配線の電位の変動に起因するボディ領域の電位の変動を抑制し得る半導体装置を得る。
【解決手段】シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。電源配線２１は、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。 （もっと読む）

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。 （もっと読む）

【課題】アクティブフィーチャの容量カップリングを低減する。
【解決手段】本発明は、研磨ダミーフィーチャパターンの無差別な配置ではなく、研磨ダミーフィーチャパターンの選択的な配置を使用する。トポグラフィ変化の低周波数（数百ミクロン以上）及び高周波数（１０ミクロン以下）の両方が検討された。研磨ダミーフィーチャパターンは半導体デバイス及び半導体デバイスの作製に使用される研磨条件に特に適合されている。集積回路をデザインする場合にはアクティブフィーチャの研磨効果が予測可能である。研磨ダミーフィーチャパターンが例図とに配置された後、局部的な（デバイスの全てではなく一部）レベルにおいて、及びさらに広域的なレベル（全デバイス、デバイスとは、レチクルフィールド、或いはさらにはウェハ全体に対応する）平坦性が検査される。 （もっと読む）

【課題】機能修正を行う場合でも速やかに製造することができるとともに、仕掛品の廃棄量を削減することが可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、レビジョン信号発信回路が形成されたベース層と、前記ベース層上に積層された３層以上の配線層と、最上位の配線層に形成された電源配線あるいはグランド配線と、前記レビジョン制御回路を前記最上位の配線層の電源配線あるいはグランド配線にのみ接続するレビジョン信号線と、を備えている。 （もっと読む）

【課題】回路ブロックの面積を増大しないで容量セルを構成すること。
【解決手段】一対の拡散領域１５、１４を有する基板構造層１０と、一対の電源配線４１、４２を有する配線層４０と、第１電極２１、誘電体２２、第２電極２３が積層するとともに、基板構造層１０と配線層４０との間にて、スタンダードセルが配置されるスタンダードセル領域１の外枠に沿って枠状に形成される容量２０と、スタンダードセル領域１外において一方の電源配線４１と一方の拡散領域１５とを電気的に接続する第１基板コンタクト３１と、スタンダードセル領域１外において他方の電源配線４２と他方の拡散領域１４とを電気的に接続する第２基板コンタクト３２と、スタンダードセル領域１内において第１電極２１と他方の拡散領域１４とを電気的に接続する第１容量コンタクト３４と、スタンダードセル領域１内において第２電極２３と一方の電源配線４１とを電気的に接続する第２容量コンタクト３３と、を備える。 （もっと読む）

【課題】本発明は、ドライバー集積回路チップの電源連結構造に関し、より詳細には、ドライバー集積回路チップ内部のルーティングパターンをＬＯＧと並列で配置して、チップの両端に配置された電源を連結することで配線を簡素化してライン抵抗を減少させることができるドライバー集積回路チップの電源連結構造を提供する。
【解決手段】本発明によるドライバー集積回路チップの電源連結構造によると、ドライバー集積回路チップの入出力端子の配線数を減少させて配線を簡素化して、これによりチップサイズを減らして及び製造費用を減少させることができる効果があり、チップ内部のルーティングパターンとＬＯＧを並列で連結することでライン抵抗が減少されて、信号の遅延を減らすことができる長所がある。 （もっと読む）

【課題】下層の配線層にＭＴＪ素子を形成しつつ、ＭＴＪ素子に熱が加わることを抑制する。
【解決手段】基板１０上に絶縁層２２０を形成する。次いで絶縁層２２０上にＭＴＪ素子１００を形成する。次いで、ＭＴＪ素子１００上に配線２４２を形成する。次いで配線２４２上に絶縁層２５０を形成する。次いで絶縁層２５０の表層に配線２５２を形成する。そして配線２５２を光照射により熱処理する。そして配線２５２を形成する工程において遮蔽導体２５４を形成する。 （もっと読む）

【課題】電源電圧の電圧降下を抑制しつつ、信号配線リソースを大きく確保可能な電源配線構造を実現する。
【解決手段】第１配線層に、電源電位配線１０１ａ〜１０１ｄおよび基板電位配線１０２ａ〜１０２ｄが形成されており、配線層全体の真ん中より下層側の配線層に、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが形成されている。上方ビア部１１４は、下方ビア部１１２よりも、電源ストラップ配線１０３ａ，１０３ｂ，１０４ａ，１０４ｂが延びる方向における配置密度が低くなっている。 （もっと読む）

【課題】 パッド内での過度の電流集中を抑制することが可能なパッド構造を有する半導体装置を提供する。
【解決手段】 半導体基板の上に、絶縁性材料からなる第１の絶縁膜が形成されている。第１の絶縁膜の上に、導電材料からなるパッド部が形成されている。パッド部に電気的に連続し、第１の幅Ｗ１を有する配線部が形成されている。第１の絶縁膜の上であって、パッド部の外周線から第２の幅Ｗ２より内側の第１の領域に、複数の第２の絶縁膜が配置されている。配線部とパッド部との境界線に最も近い第２の絶縁膜を連ねる直線のうち、配線部をパッド部内に延長した領域と重なる部分が、パッド部の導電材料と交差する長さをＬ３としたとき、Ｗ１≦２×Ｗ２＋Ｌ３を満たす。 （もっと読む）

【課題】信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供する。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。 （もっと読む）

【課題】少なくともロジック回路ブロックを含む半導体集積回路において、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを接続する電源配線、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを接続するグランド配線の抵抗値を下げる。
【解決手段】この半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。 （もっと読む）

【課題】機能回路の電源配線及び接地配線に要する接地面積を少なくし、同時に消費電流による電源電圧降下及び接地電圧上昇を抑えることで、薄型・軽量・高機能・低価格の半導体装置を提供する。
【解決手段】機能回路に電源電圧を供給する電源配線１００９及び接地電圧を供給する接地配線１０１０が格子状に配置されている半導体装置である。格子状にすることで、電源電圧降下及び接地電圧上昇は大幅に低減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に低減できる。 （もっと読む）

半導体チップは、電気コンタクトのアレイと、半導体チップの少なくとも１つの回路を電気コンタクトのアレイに連結する多数のビアとを含む。電気コンタクトのアレイの１番目の電気コンタクトは、Ｎ個のビアに連結され、電気コンタクトのアレイの２番目の電気コンタクトは、Ｍ個のビアに連結される。ＭおよびＮは異なる正の整数値である。また、１番目の電気コンタクトはパワーコンタクトを含み、２番目の電気コンタクトは信号コンタクトを含み、さらにＭはＮより大きいことがある。複数のビアは少なくとも１つの熱的ビアを含み、また貫通シリコンビア（TSV）を含むことがある。
（もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
（もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】電源用ボンディングパッドが同一周回上で複数の電源に対応することを実現することで、半導体集積回路装置の設計時における高い自由度を確保しながらも、良好な電気特性の実現、消費電流の増大への対応、空間の有効活用、及び基板への実装時のマークとしての効果を有する半導体集積回路装置及びその入出力用ボンディングパッドの配置方法を提供する。
【解決手段】半導体集積回路装置の外縁部に沿って周回する額縁状の位置で、周回と直交する方向に分断されることで形成される２つ、又はそれ以上の領域に配置された外部接続用パッドを備える。 （もっと読む）

【課題】ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。 （もっと読む）

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】半導体装置の伝送線路の信号伝達効率を高くする
【解決手段】本発明は、多層配線４００内に形成され、信号線３４２下にあり、トランジスタ領域上に形成された第１導体パターン３１２を有する、半導体装置に関する。第１導体パターン３１２はグラウンドまたは電源に接続し、トランジスタ領域と重なる。また、信号線３４２は第１導体パターン３１２と重なっている。第１導体パターン３１２は複数のトランジスタ形成領域と重なっていてもよい。第１導体パターン３１２の下にトランジスタ形成領域を複数有していていもよい。 （もっと読む）