半導体集積回路
【課題】少なくともロジック回路ブロックを含む半導体集積回路において、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを接続する電源配線、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを接続するグランド配線の抵抗値を下げる。
【解決手段】この半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。
【解決手段】この半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成された複数のトランジスタと、半導体基板上にそれぞれの層間絶縁膜を介して形成された複数の配線層とによって構成される少なくともロジック回路ブロックを含む半導体集積回路等に関する。
【背景技術】
【０００２】
半導体集積回路において、ロジック回路ブロックに用いられる配線層の膜厚は、通常、厚くても４００ｎｍ程度であり、配線の抵抗値が無視できない。そのような配線の中でも、電源配線やグランド配線においては、多数のロジック回路に流れる電流が重畳されて様々なノイズが発生するので、複数の回路間又は複数の回路ブロック間におけるノイズの干渉が問題となる。特に、ロジック回路とアナログ回路とを混載する半導体集積回路においては、ロジック回路において発生するディジタルノイズのアナログ回路への回り込みが大きな問題となる。
【０００３】
関連する技術として、特許文献１及び特許文献２には、高周波成分の電源ノイズを排除するために、残留インダクタンスが小さく、面積を拡大させることなく、しかも十分な容量を与えるバイパスコンデンサを含む機能スタンダードセル及びこれを有する半導体集積回路が開示されている。
【０００４】
特許文献１に開示されたスタンダードセルは、入力及び出力信号端子を含む少なくとも１つの機能回路素子が形成された半導体基板と、半導体基板の上方に形成された、入力及び出力信号端子を配線するための少なくとも１層からなる信号配線層と、信号配線層の上方に形成された３端子コンデンサとを備え、３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１及び第２の接地配線層とを有し、機能回路素子は、電源配線層及び第１の接地配線層から電源供給を受ける。
【０００５】
また、特許文献２に開示された半導体集積回路は、多層配線層を有するスタンダードセル又はマクロセルを少なくとも１つ含む半導体集積回路であって、半導体基板の上方に形成された、少なくとも１層からなる信号配線層と、信号配線層の上方に形成された３端子コンデンサとを備え、３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１及び第２の接地配線層とを有し、機能回路素子は、電源配線層及び第１の接地配線層から電源供給を受ける。
【０００６】
特許文献１及び特許文献２によれば、バイパスコンデンサの電源配線層（電極）の上下両側に絶縁層を介して第１及び第２の接地配線層（電極）を設けることにより、バイパスコンデンサの容量を増大することができる。しかしながら、特許文献１及び特許文献２には、電源配線又は接地配線の抵抗値を下げることに関しては、特に開示されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２２４１９５号公報（第１頁、図３）
【特許文献２】特開２００７−１６５９２２号公報（第１頁、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明の幾つかの態様によれば、少なくともロジック回路ブロックを含む半導体集積回路において、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを接続する電源配線、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを接続するグランド配線の抵抗値を下げることができる。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。
【００１０】
ここで、最上層の配線層が、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを直接接続し、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを直接接続するために用いられるようにしても良い。
【００１１】
さらに、最上層の配線層が、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを直接接続する第１の配線と、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを直接接続する第２の配線とを含み、第１の配線と第２の配線とが、交互に入り込んだ櫛歯状の形状を有するようにしても良い。
【００１２】
以上において、半導体基板に形成された複数の回路素子と、複数の配線層と、最上層の配線層とによって、高周波回路ブロックがさらに構成されるようにしても良い。その場合に、高周波回路ブロックにおいて、最上層の配線層にインダクタが形成されるようにしても良い。
【発明の効果】
【００１３】
本発明の１つの観点によれば、複数のトランジスタと複数の配線層とによって構成される少なくともロジック回路ブロックを含む半導体集積回路において、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層が設けられるので、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを直接接続し、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを直接接続するために最上層の配線層を用いることにより、電源配線及び／又はグランド配線の抵抗値を下げることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図。
【図２】図１に示すローノイズアンプの構成例を示す回路図。
【図３】図１に示すＶＣＯの構成例を示す回路図。
【図４】本発明の一実施形態に係る半導体集積回路のレイアウトを示す平面図。
【図５】本発明の一実施形態に係る半導体集積回路の構造を示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図である。この半導体集積回路（ＩＣ）は、例えば、無線通信を行う無線マウス等の装置において、無線通信を行うために用いられる。
【００１６】
図１に示す半導体集積回路は、高周波（ＲＦ）回路ブロック１０と、低周波（ＬＦ）回路ブロック４０と、ロジック回路ブロック５０とによって構成される。高周波回路ブロック１０は、ローノイズアンプ（ＬＮＡ）１１と、ミキサー１２と、変調回路２１と、パワーアンプ（ＰＡ）２２と、発振回路３１と、制御電圧生成回路３２と、電圧制御発振器（ＶＣＯ）３３及び３４と、可変分周回路３５及び３６と、セレクタ（選択回路）３７とを含んでいる。低周波回路ブロック４０は、フィルタ部４１と、ディジタル／アナログ変換器（ＤＡＣ）４２とを含んでいる。また、ロジック回路ブロック５０は、ディジタル復調回路５１と、ディジタル変調回路５２と、制御回路６１とを含んでいる。
【００１７】
アンテナＡＮＴは、半導体集積回路の外付け部品として実現しても良いし、Ｗ−ＣＳＰ（Waferlevel Chip Size Package）技術等を利用してオンチップで形成しても良い。ローノイズアンプ１１は、外部から電波を受信したアンテナＡＮＴから供給される高周波の受信信号をローノイズで増幅する。ミキサー１２は、ローノイズアンプ１１によって増幅された受信信号に、ＶＣＯ３３によって生成される信号（局部発振信号）ＲＸを掛け合わせることにより、受信信号をダウンコンバートする。
【００１８】
フィルタ部４１は、ミキサー１２によってダウンコンバートされた受信信号に対し、複素フィルタ等によって実現されるバンドパスフィルタ処理を施すことにより、イメージ除去を行いながらベースバンド信号を抽出する。ディジタル復調回路５１は、ベースバンド信号に対してディジタル復調処理を施すことにより受信データを得て、得られた受信データを制御回路６１に出力する。例えば、送信側においてディジタル変調方式としてＦＳＫ（周波数シフトキーイング）が用いられている場合には、ディジタル復調回路５１は、ベースバンド信号に対してＦＳＫの復調処理を施す。
【００１９】
一方、ディジタル変調回路５２は、制御回路６１から供給される送信データに基づいて、搬送波をディジタル変調するために用いられる変調信号を生成する。例えば、ディジタル変調方式としてＦＳＫが用いられる場合には、ディジタル変調回路５２は、送信データに基づいて、搬送波を周波数変調するための変調信号を生成する。ＤＡＣ４２は、ディジタルの変調信号をアナログの変調信号に変換する。
【００２０】
変調回路２１は、ＤＡＣ４２から供給されるアナログの変調信号に基づいて、ＶＣＯ３４によって生成される送信用の搬送周波数の信号（搬送波）ＴＸを変調する。なお、変調回路２１とＶＣＯ３４とを一体的に構成しても良い。パワーアンプ２２が、変調回路２１によって変調された搬送波を増幅してアンテナＡＮＴに供給することにより、アンテナＡＮＴから外部に電波が送信される。
【００２１】
発振回路３１は、水晶振動子等の振動子を用いて発振動作を行うことにより、所定の周波数を有する基準信号を生成する。ただし、発振回路３１に接続される水晶振動子は、半導体集積回路の外部に設けられる。あるいは、発振回路３１を省略して、半導体集積回路の外部から基準信号を供給するようにしても良い。
【００２２】
制御電圧生成回路３２は、位相比較回路と、チャージポンプと、ループフィルタとを含んでおり、セレクタ３７によって選択された分周信号の位相と発振回路３１から供給される基準信号の位相とを比較して、ＶＣＯ３３及び３４の発振周波数を制御するための制御電圧を生成する。
【００２３】
ＶＣＯ３３は、受信モードにおいて、制御電圧生成回路３２から供給される制御電圧に従う周波数で発振動作を行うことにより、受信信号をダウンコンバートするために用いられる信号（局部発振信号）ＲＸを生成する。可変分周回路３５は、ＶＣＯ３３によって生成される信号ＲＸを、制御回路６１によって設定された分周比で分周する。
【００２４】
また、ＶＣＯ３４は、送信モードにおいて、制御電圧生成回路３２から供給される制御電圧に従う周波数で発振動作を行うことにより、送信用の搬送周波数の信号（搬送波）ＴＸを生成する。可変分周回路３６は、ＶＣＯ３４によって生成される信号ＴＸを、制御回路６１によって設定された分周比で分周する。
【００２５】
制御回路６１の制御の下で、セレクタ３７は、受信モードにおいて、可変分周回路３５から出力される分周信号を選択し、送信モードにおいて、可変分周回路３６から出力される分周信号を選択する。これにより、受信モードにおいては、ＶＣＯ３３及び可変分周回路３５が、制御電圧生成回路３２と共にＰＬＬ回路を構成し、送信モードにおいては、ＶＣＯ３４及び可変分周回路３６が、制御電圧生成回路３２と共にＰＬＬ回路を構成する。受信系の回路及び送信系の回路は、常時動作していても良いが、必要のないときには一方の動作を停止しても良い。
【００２６】
ここで、受信系の可変分周回路３５における分周比をＮＲ：１に設定することにより、可変分周回路３５が信号ＲＸを１／ＮＲに分周するので、受信モードにおいて、基準信号の周波数をＮＲ倍に逓倍した信号ＲＸが得られる。また、送信系の可変分周回路３６における分周比をＮＴ：１に設定することにより、可変分周回路３６が信号ＴＸを１／ＮＴに分周するので、送信モードにおいて、基準信号の周波数をＮＴ倍に逓倍した信号ＴＸが得られる。
【００２７】
制御回路６１は、送信モード及び受信モードにおいて、選択された無線通信チャンネルに従って可変分周回路３５及び３６の分周比を設定することにより、信号ＴＸ及びＲＸの周波数をそれぞれ設定する。また、制御回路６１は、半導体集積回路全体の制御や、受信データ及び送信データのディジタル処理等を実行する。制御回路６１は、リンク層回路６２や、ホストインタフェース（Ｉ／Ｆ）６３等を含んでおり、リンク層のプロトコル処理を実行し、外部のホストコンピュータとの間でデータ転送を行う。
【００２８】
図２は、図１に示すローノイズアンプの構成例を示す回路図である。このローノイズアンプ（ＬＮＡ）は、アンテナ接続用のパッドＰＡＮＴ１及びＰＡＮＴ２に供給される受信信号を差動増幅するＮチャネルＭＯＳトランジスタＱ１１及びＱ１２と、トランジスタＱ１１及びＱ１２のソースと電源電位ＶＳＳ（図２においては、グランド電位とする）との間に接続された定電流源ＣＳ１１と、トランジスタＱ１１及びＱ１２のドレインにそれぞれカスコード接続されたＮチャネルＭＯＳトランジスタＱ１３及びＱ１４と、トランジスタＱ１３のドレインと電源電位ＶＤＤとの間に接続されたインダクタＬ１１及びキャパシタＣ１１と、トランジスタＱ１４のドレインと電源電位ＶＤＤとの間に接続されたインダクタＬ１２及びキャパシタＣ１２と、ＤＣカット用のキャパシタＣ１３及びＣ１４と、トランジスタＱ１１及びＱ１２のゲートにバイアス電圧ＶＢＳを印加するための抵抗Ｒ１１及びＲ１２とを含んでいる。
【００２９】
トランジスタＱ１３の負荷となるインダクタＬ１１及びキャパシタＣ１１は共振回路を構成し、トランジスタＱ１４の負荷となるインダクタＬ１２及びキャパシタＣ１２も共振回路を構成する。これらの共振回路の共振周波数は、受信信号の搬送周波数付近に設定される。例えば、受信信号の搬送周波数が２．４ＧＨｚである場合には、共振周波数も２．４ＧＨｚ付近に設定される。このような共振回路による負荷を設けることにより、高周波の受信信号をローノイズで増幅することができる。図２に示す例においては差動増幅型のローノイズアンプが用いられているが、シングル型のローノイズアンプを用いても良い。
【００３０】
図３は、図１に示すＶＣＯの構成例を示す回路図である。このＶＣＯは、差動対を構成するＮチャネルＭＯＳトランジスタＱ２１及びＱ２２と、トランジスタＱ２１及びＱ２２のソースと電源電位ＶＳＳ（図３においては、グランド電位とする）との間に接続された定電流源ＣＳ２１と、トランジスタＱ２１及びＱ２２のドレインと電源電位ＶＤＤとの間にそれぞれ接続されたインダクタＬ２１及びＬ２２と、制御電圧入力端子とトランジスタＱ２１及びＱ２２のドレインとの間にそれぞれ接続されたバリキャップ（バラクタダイオード）ＶＣ２１及びＶＣ２２とを含んでいる。
【００３１】
トランジスタＱ２１のドレインは、出力端子Ａ及びトランジスタＱ２２のゲートに接続され、トランジスタＱ２２のドレインは、出力端子Ｂ及びトランジスタＱ２１のゲートに接続されている。図３に示すＶＣＯは、制御電圧入力端子に印加される電圧が高いほど、高い周波数で発振し、制御電圧入力端子に印加される電圧が低いほど、低い周波数で発振する。図３に示す例においては差動増幅型のＶＣＯが用いられているが、シングル型のＶＣＯを用いても良い。
【００３２】
次に、本発明の一実施形態に係る半導体集積回路のレイアウトについて説明する。
図４は、本発明の一実施形態に係る半導体集積回路のレイアウトを従来の半導体集積回路のレイアウトと比較して示す平面図である。図４の（ａ）は、本発明の一実施形態に係る半導体集積回路のレイアウトを示しており、図４の（ｂ）は、従来の半導体集積回路のレイアウトを示している。図４において、ＲＦ（高周波）領域には、図１に示す高周波回路ブロック１０が配置され、ＬＦ（低周波）領域には、図１に示す低周波回路ブロック４０が配置され、ＧＡ（ゲートアレイ）領域には、図１に示すロジック回路ブロック５０を構成するゲートアレイが配置される。
【００３３】
図２及び図３に示すように、高周波回路ブロックのローノイズアンプ（ＬＮＡ）やＶＣＯにおいてはインダクタが用いられるので、図４に示すように、ＲＦ領域においてインダクタ（図４においては、１組のインダクタＬＡ及びＬＢを示す）が形成される。半導体集積回路においてインダクタを形成するために、ＲＦオプションとして、通常のメタル配線層の上層に、通常のメタル配線層の最大膜厚の５倍〜２０倍の膜厚を有する最上層のメタル配線層（本願においては、「厚膜メタル配線層」ともいう）が用いられる。例えば、通常のメタル配線層の最大膜厚が４００ｎｍ程度である場合に、通常のメタル配線層の最大膜厚の１０倍の膜厚を有する厚膜メタル配線層を用いる場合には、その膜厚は４μｍ程度となる。
【００３４】
厚膜メタル配線層は、低いシート抵抗値を有しており、インダクタの寄生抵抗を小さくすることができる。また、通常のメタル配線層にインダクタを形成する場合と比較して、インダクタと半導体基板との間の距離が大きくなり、インダクタの寄生容量を小さくすることができる。このように、インダクタの寄生抵抗及び寄生容量を小さくすることにより、インダクタのＱ値を高くすることができる。
【００３５】
また、厚膜メタル配線層は、ＩＣパッケージに形成された端子との間の配線（ボンディングワイヤー等）が接続されるパッド（外部接続端子）を形成したり、配線層間に形成されるキャパシタ（ＭＩＭ：メタル・インシュレータ・メタル）の電極を形成するためにも用いられる。しかしながら、文献調査やチップ解析によれば、それら以外の回路素子を形成するために厚膜メタル配線層が使用された例はない。その理由は、次のように推測される。
【００３６】
ロジック回路ブロックは、自動配置配線プログラムによってレイアウト設計される。一方、厚膜メタル配線層は、通常のメタル配線層よりも厚い膜厚を有しているので、通常のメタル配線層におけるように狭い間隔で狭い幅の配線をレイアウトすることが不可能であり、自動配置配線プログラムによるレイアウト設計に適さない。従って、ロジック回路ブロックの上部に厚膜メタル配線層を設けることは行われていなかった。
【００３７】
図４の（ｂ）に示すように、従来の半導体集積回路のレイアウトにおいては、ＧＡ領域に厚膜メタル配線層の配線パターンが形成されていない。厚膜メタル配線層に形成された電源用パッドＰＤ１及びＰＤ２には、通常のメタル配線層に形成された電源配線が接続されており、この電源配線を介して、ＧＡ領域に配置されたロジック回路ブロックの電源ラインに電源電位ＶＤＤが供給される。また、厚膜メタル配線層に形成されたグランド用パッドＰＳ１及びＰＳ２には、通常のメタル配線層に形成されたグランド配線が接続されており、このグランド配線を介して、ＧＡ領域に配置されたロジック回路ブロックのグランドラインにグランド電位ＶＳＳが供給される。
【００３８】
一方、図４の（ａ）に示すように、本発明の一実施形態に係る半導体集積回路のレイアウトにおいては、ＧＡ領域に厚膜メタル配線層の配線パターンが形成されている。厚膜メタル配線層に形成された電源用パッドＰＤ１及びＰＤ２には、厚膜メタル配線層に形成された厚膜電源配線１１１が接続されており、この厚膜電源配線１１１を介して、ＧＡ領域に配置されたロジック回路ブロックの電源ラインに電源電位ＶＤＤが供給される。また、厚膜メタル配線層に形成されたグランド用パッドＰＳ１及びＰＳ２には、厚膜メタル配線層に形成された厚膜グランド配線１１２が接続されており、この厚膜グランド配線１１２を介して、ＧＡ領域に配置されたロジック回路ブロックのグランドラインにグランド電位ＶＳＳが供給される。
【００３９】
図５は、本発明の一実施形態に係る半導体集積回路の構造を示す断面図である。図５の（ａ）は、ＧＡ領域の構造を示しており、図５の（ｂ）は、ＲＦ領域の構造を示している。図５においては、最上層の厚膜メタル配線層までが示されており、それ以上の層は省略されている。
【００４０】
図５の（ａ）及び（ｂ）に示すように、Ｐ型の半導体基板７０（本実施形態においては、シリコン基板とする）内に、Ｐウエル７１及びＮウエル７２が形成されている。Ｐウエル７１内には、ＮチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＮ型不純物拡散領域７３及び７４が形成されている。また、Ｎウエル７２内には、ＰチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＰ型不純物拡散領域７５及び７６が形成されている。
【００４１】
半導体基板７０上において、１組のＮ型不純物拡散領域７３及び７４に挟まれた領域には、ゲート絶縁膜８１（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜８１上に、ＮチャネルＭＯＳトランジスタのゲート電極８２（例えば、ポリシリコン）が形成されている。また、１組のＰ型不純物拡散領域７５及び７６に挟まれた領域には、ゲート絶縁膜８３（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜８３上に、ＰチャネルＭＯＳトランジスタのゲート電極８４（例えば、ポリシリコン）が形成されている。
【００４２】
複数のトランジスタが形成された半導体基板７０上には、第１層の層間絶縁膜９１、第１層のメタル配線層ＡＬＡ、第２層の層間絶縁膜９２、第２層のメタル配線層ＡＬＢ、第３層の層間絶縁膜９３、第３層のメタル配線層ＡＬＣ、第４層の層間絶縁膜９４、及び、第４層のメタル配線層ＡＬＤが形成されている。メタル配線層の材料としては、例えば、アルミニウムが用いられる。
【００４３】
各層の配線層の配線は、その下層の層間絶縁膜に形成された開口（ビアホール又はコンタクトホール）を介して、さらにその下層の配線層の配線又は半導体基板７０内の不純物拡散領域に接続されている。このようにして、ＧＡ領域における複数の配線層ＡＬＡ〜ＡＬＤは、半導体基板７０に形成された複数のトランジスタに接続されてロジック回路ブロックを構成する。図５の（ａ）には、第４層のメタル配線層ＡＬＤに形成されたロジック回路ブロックの電源ライン１０１及びグランドライン１０２が示されている。
【００４４】
本実施形態においては、さらにその上に、最上層の層間絶縁膜９５及び最上層の厚膜メタル配線層ＡＬＥが形成される。最上層の厚膜メタル配線層ＡＬＥにおいて、半導体集積回路の電源用パッドＰＤ１及びＰＤ２（図４の（ａ）参照）とロジック回路ブロックの電源ライン１０１とを直接接続する厚膜電源配線１１１と、半導体集積回路のグランド用パッドＰＳ１及びＰＳ２（図４の（ａ）参照）とロジック回路ブロックのグランドライン１０２とを直接接続する厚膜グランド配線１１２とが形成されている。
【００４５】
ＧＡ領域においては、配線の幅や間隔が狭いので、最上層の厚膜メタル配線層ＡＬＥは、通常の配線のために用いることはできないが、電源配線やグランド配線を形成するために用いることは可能である。最上層の厚膜メタル配線層ＡＬＥにおいて低抵抗の厚膜電源配線１１１や厚膜グランド配線１１２を形成することにより、多数のロジック回路が動作することによってロジック回路ブロックの電源ライン１０１やグランドライン１０２に発生するノイズを低減してロジック回路の誤動作を防止すると共に、ロジック回路ブロックからアナログ回路ブロック（高周波回路ブロック及び低周波回路ブロック）に回り込むノイズを低減することができる。
【００４６】
さらに、図４の（ａ）に示すように、厚膜電源配線１１１と厚膜グランド配線１１２とが交互に入り込んだ櫛歯状の形状を有するように配線パターンを設定することにより、厚膜電源配線１１１と厚膜グランド配線１１２とがバイパスコンデンサを形成するので、ノイズを一層低減することができる。また、低抵抗の厚膜配線を用いることにより、電源用パッド及びグランド用パッドとバイパスコンデンサとの間を低抵抗で接続することができるので、ノイズ低減効果が大きい。
【００４７】
一方、ＲＦ領域においては、図５の（ｂ）に示すように、最上層の厚膜メタル配線層ＡＬＥにおいて渦巻状に形成されたパターン１１３によって、図４の（ａ）に示すインダクタＬＡ又はＬＢが構成される。また、ＲＦ領域においては、トランジスタ及びインダクタに加えて、バリキャップやキャパシタ等の複数の回路素子が形成されている。これら複数の回路素子と、複数の配線層ＡＬＡ〜ＡＬＤと、最上層の厚膜メタル配線層ＡＬＥとによって、高周波回路ブロックが構成される。
【００４８】
このように、本実施形態においては、最上層の厚膜メタル配線層ＡＬＥが、ＧＡ領域においてもＲＦ領域においても有効に利用される。なお、ＲＦ領域を有さない半導体集積回路において本発明を実施した場合にも、上記のような効果を奏することができるので、本発明は有効である。
【符号の説明】
【００４９】
１０ 高周波回路ブロック、 １１ ローノイズアンプ（ＬＮＡ）、 １２ ミキサー、 ２１ 変調回路、 ２２ パワーアンプ（ＰＡ）、 ３１ 発振回路、 ３２ 制御電圧生成回路、 ３３、３４ 電圧制御発振器（ＶＣＯ）、 ３５、３６ 可変分周回路、 ３７ セレクタ、 ４０ 低周波回路ブロック、 ４１ フィルタ部、 ４２ ディジタル／アナログ変換器（ＤＡＣ）、 ５０ ロジック回路ブロック、 ５１ ディジタル復調回路、 ５２ ディジタル変調回路、 ６１ 制御回路、 ６２ リンク層回路、 ６３ ホストインタフェース（Ｉ／Ｆ）、 ７０ 半導体基板、 ７１ Ｐウエル、 ７２ Ｎウエル、 ７３、７４ Ｎ型不純物拡散領域、 ７５、７６ Ｐ型不純物拡散領域、 ８１、８３ ゲート絶縁膜、 ８２、８４ ゲート電極、 ９１〜９５ 層間絶縁膜、 １０１ 電源ライン、 グランドライン１０２、 １１１ 厚膜電源配線、 １１２ 厚膜グランド配線、 ＡＬＡ〜ＡＬＤ 通常のメタル配線層、 ＡＬＥ 厚膜メタル配線層、 Ｑ１１〜Ｑ２２ トランジスタ、 Ｌ１１〜Ｌ２２ インダクタ、 Ｃ１１〜Ｃ１４ キャパシタ、 Ｖ２１、Ｖ２２ バリキャップ、 ＣＳ１１、ＣＳ２１ 定電流源
【技術分野】
【０００１】
本発明は、半導体基板に形成された複数のトランジスタと、半導体基板上にそれぞれの層間絶縁膜を介して形成された複数の配線層とによって構成される少なくともロジック回路ブロックを含む半導体集積回路等に関する。
【背景技術】
【０００２】
半導体集積回路において、ロジック回路ブロックに用いられる配線層の膜厚は、通常、厚くても４００ｎｍ程度であり、配線の抵抗値が無視できない。そのような配線の中でも、電源配線やグランド配線においては、多数のロジック回路に流れる電流が重畳されて様々なノイズが発生するので、複数の回路間又は複数の回路ブロック間におけるノイズの干渉が問題となる。特に、ロジック回路とアナログ回路とを混載する半導体集積回路においては、ロジック回路において発生するディジタルノイズのアナログ回路への回り込みが大きな問題となる。
【０００３】
関連する技術として、特許文献１及び特許文献２には、高周波成分の電源ノイズを排除するために、残留インダクタンスが小さく、面積を拡大させることなく、しかも十分な容量を与えるバイパスコンデンサを含む機能スタンダードセル及びこれを有する半導体集積回路が開示されている。
【０００４】
特許文献１に開示されたスタンダードセルは、入力及び出力信号端子を含む少なくとも１つの機能回路素子が形成された半導体基板と、半導体基板の上方に形成された、入力及び出力信号端子を配線するための少なくとも１層からなる信号配線層と、信号配線層の上方に形成された３端子コンデンサとを備え、３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１及び第２の接地配線層とを有し、機能回路素子は、電源配線層及び第１の接地配線層から電源供給を受ける。
【０００５】
また、特許文献２に開示された半導体集積回路は、多層配線層を有するスタンダードセル又はマクロセルを少なくとも１つ含む半導体集積回路であって、半導体基板の上方に形成された、少なくとも１層からなる信号配線層と、信号配線層の上方に形成された３端子コンデンサとを備え、３端子コンデンサは、電源配線層と、絶縁層を介して電源配線層を挟む第１及び第２の接地配線層とを有し、機能回路素子は、電源配線層及び第１の接地配線層から電源供給を受ける。
【０００６】
特許文献１及び特許文献２によれば、バイパスコンデンサの電源配線層（電極）の上下両側に絶縁層を介して第１及び第２の接地配線層（電極）を設けることにより、バイパスコンデンサの容量を増大することができる。しかしながら、特許文献１及び特許文献２には、電源配線又は接地配線の抵抗値を下げることに関しては、特に開示されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２２４１９５号公報（第１頁、図３）
【特許文献２】特開２００７−１６５９２２号公報（第１頁、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明の幾つかの態様によれば、少なくともロジック回路ブロックを含む半導体集積回路において、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを接続する電源配線、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを接続するグランド配線の抵抗値を下げることができる。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、半導体基板と、半導体基板上にそれぞれの層間絶縁膜を介して形成され、半導体基板に形成された複数のトランジスタに接続されて複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、複数の配線層が形成された半導体基板上に層間絶縁膜を介して形成され、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層とを具備する。
【００１０】
ここで、最上層の配線層が、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを直接接続し、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを直接接続するために用いられるようにしても良い。
【００１１】
さらに、最上層の配線層が、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを直接接続する第１の配線と、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを直接接続する第２の配線とを含み、第１の配線と第２の配線とが、交互に入り込んだ櫛歯状の形状を有するようにしても良い。
【００１２】
以上において、半導体基板に形成された複数の回路素子と、複数の配線層と、最上層の配線層とによって、高周波回路ブロックがさらに構成されるようにしても良い。その場合に、高周波回路ブロックにおいて、最上層の配線層にインダクタが形成されるようにしても良い。
【発明の効果】
【００１３】
本発明の１つの観点によれば、複数のトランジスタと複数の配線層とによって構成される少なくともロジック回路ブロックを含む半導体集積回路において、複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層が設けられるので、半導体集積回路の電源用パッドとロジック回路ブロックの電源ラインとを直接接続し、及び／又は、半導体集積回路のグランド用パッドとロジック回路ブロックのグランドラインとを直接接続するために最上層の配線層を用いることにより、電源配線及び／又はグランド配線の抵抗値を下げることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図。
【図２】図１に示すローノイズアンプの構成例を示す回路図。
【図３】図１に示すＶＣＯの構成例を示す回路図。
【図４】本発明の一実施形態に係る半導体集積回路のレイアウトを示す平面図。
【図５】本発明の一実施形態に係る半導体集積回路の構造を示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成例を示すブロック図である。この半導体集積回路（ＩＣ）は、例えば、無線通信を行う無線マウス等の装置において、無線通信を行うために用いられる。
【００１６】
図１に示す半導体集積回路は、高周波（ＲＦ）回路ブロック１０と、低周波（ＬＦ）回路ブロック４０と、ロジック回路ブロック５０とによって構成される。高周波回路ブロック１０は、ローノイズアンプ（ＬＮＡ）１１と、ミキサー１２と、変調回路２１と、パワーアンプ（ＰＡ）２２と、発振回路３１と、制御電圧生成回路３２と、電圧制御発振器（ＶＣＯ）３３及び３４と、可変分周回路３５及び３６と、セレクタ（選択回路）３７とを含んでいる。低周波回路ブロック４０は、フィルタ部４１と、ディジタル／アナログ変換器（ＤＡＣ）４２とを含んでいる。また、ロジック回路ブロック５０は、ディジタル復調回路５１と、ディジタル変調回路５２と、制御回路６１とを含んでいる。
【００１７】
アンテナＡＮＴは、半導体集積回路の外付け部品として実現しても良いし、Ｗ−ＣＳＰ（Waferlevel Chip Size Package）技術等を利用してオンチップで形成しても良い。ローノイズアンプ１１は、外部から電波を受信したアンテナＡＮＴから供給される高周波の受信信号をローノイズで増幅する。ミキサー１２は、ローノイズアンプ１１によって増幅された受信信号に、ＶＣＯ３３によって生成される信号（局部発振信号）ＲＸを掛け合わせることにより、受信信号をダウンコンバートする。
【００１８】
フィルタ部４１は、ミキサー１２によってダウンコンバートされた受信信号に対し、複素フィルタ等によって実現されるバンドパスフィルタ処理を施すことにより、イメージ除去を行いながらベースバンド信号を抽出する。ディジタル復調回路５１は、ベースバンド信号に対してディジタル復調処理を施すことにより受信データを得て、得られた受信データを制御回路６１に出力する。例えば、送信側においてディジタル変調方式としてＦＳＫ（周波数シフトキーイング）が用いられている場合には、ディジタル復調回路５１は、ベースバンド信号に対してＦＳＫの復調処理を施す。
【００１９】
一方、ディジタル変調回路５２は、制御回路６１から供給される送信データに基づいて、搬送波をディジタル変調するために用いられる変調信号を生成する。例えば、ディジタル変調方式としてＦＳＫが用いられる場合には、ディジタル変調回路５２は、送信データに基づいて、搬送波を周波数変調するための変調信号を生成する。ＤＡＣ４２は、ディジタルの変調信号をアナログの変調信号に変換する。
【００２０】
変調回路２１は、ＤＡＣ４２から供給されるアナログの変調信号に基づいて、ＶＣＯ３４によって生成される送信用の搬送周波数の信号（搬送波）ＴＸを変調する。なお、変調回路２１とＶＣＯ３４とを一体的に構成しても良い。パワーアンプ２２が、変調回路２１によって変調された搬送波を増幅してアンテナＡＮＴに供給することにより、アンテナＡＮＴから外部に電波が送信される。
【００２１】
発振回路３１は、水晶振動子等の振動子を用いて発振動作を行うことにより、所定の周波数を有する基準信号を生成する。ただし、発振回路３１に接続される水晶振動子は、半導体集積回路の外部に設けられる。あるいは、発振回路３１を省略して、半導体集積回路の外部から基準信号を供給するようにしても良い。
【００２２】
制御電圧生成回路３２は、位相比較回路と、チャージポンプと、ループフィルタとを含んでおり、セレクタ３７によって選択された分周信号の位相と発振回路３１から供給される基準信号の位相とを比較して、ＶＣＯ３３及び３４の発振周波数を制御するための制御電圧を生成する。
【００２３】
ＶＣＯ３３は、受信モードにおいて、制御電圧生成回路３２から供給される制御電圧に従う周波数で発振動作を行うことにより、受信信号をダウンコンバートするために用いられる信号（局部発振信号）ＲＸを生成する。可変分周回路３５は、ＶＣＯ３３によって生成される信号ＲＸを、制御回路６１によって設定された分周比で分周する。
【００２４】
また、ＶＣＯ３４は、送信モードにおいて、制御電圧生成回路３２から供給される制御電圧に従う周波数で発振動作を行うことにより、送信用の搬送周波数の信号（搬送波）ＴＸを生成する。可変分周回路３６は、ＶＣＯ３４によって生成される信号ＴＸを、制御回路６１によって設定された分周比で分周する。
【００２５】
制御回路６１の制御の下で、セレクタ３７は、受信モードにおいて、可変分周回路３５から出力される分周信号を選択し、送信モードにおいて、可変分周回路３６から出力される分周信号を選択する。これにより、受信モードにおいては、ＶＣＯ３３及び可変分周回路３５が、制御電圧生成回路３２と共にＰＬＬ回路を構成し、送信モードにおいては、ＶＣＯ３４及び可変分周回路３６が、制御電圧生成回路３２と共にＰＬＬ回路を構成する。受信系の回路及び送信系の回路は、常時動作していても良いが、必要のないときには一方の動作を停止しても良い。
【００２６】
ここで、受信系の可変分周回路３５における分周比をＮＲ：１に設定することにより、可変分周回路３５が信号ＲＸを１／ＮＲに分周するので、受信モードにおいて、基準信号の周波数をＮＲ倍に逓倍した信号ＲＸが得られる。また、送信系の可変分周回路３６における分周比をＮＴ：１に設定することにより、可変分周回路３６が信号ＴＸを１／ＮＴに分周するので、送信モードにおいて、基準信号の周波数をＮＴ倍に逓倍した信号ＴＸが得られる。
【００２７】
制御回路６１は、送信モード及び受信モードにおいて、選択された無線通信チャンネルに従って可変分周回路３５及び３６の分周比を設定することにより、信号ＴＸ及びＲＸの周波数をそれぞれ設定する。また、制御回路６１は、半導体集積回路全体の制御や、受信データ及び送信データのディジタル処理等を実行する。制御回路６１は、リンク層回路６２や、ホストインタフェース（Ｉ／Ｆ）６３等を含んでおり、リンク層のプロトコル処理を実行し、外部のホストコンピュータとの間でデータ転送を行う。
【００２８】
図２は、図１に示すローノイズアンプの構成例を示す回路図である。このローノイズアンプ（ＬＮＡ）は、アンテナ接続用のパッドＰＡＮＴ１及びＰＡＮＴ２に供給される受信信号を差動増幅するＮチャネルＭＯＳトランジスタＱ１１及びＱ１２と、トランジスタＱ１１及びＱ１２のソースと電源電位ＶＳＳ（図２においては、グランド電位とする）との間に接続された定電流源ＣＳ１１と、トランジスタＱ１１及びＱ１２のドレインにそれぞれカスコード接続されたＮチャネルＭＯＳトランジスタＱ１３及びＱ１４と、トランジスタＱ１３のドレインと電源電位ＶＤＤとの間に接続されたインダクタＬ１１及びキャパシタＣ１１と、トランジスタＱ１４のドレインと電源電位ＶＤＤとの間に接続されたインダクタＬ１２及びキャパシタＣ１２と、ＤＣカット用のキャパシタＣ１３及びＣ１４と、トランジスタＱ１１及びＱ１２のゲートにバイアス電圧ＶＢＳを印加するための抵抗Ｒ１１及びＲ１２とを含んでいる。
【００２９】
トランジスタＱ１３の負荷となるインダクタＬ１１及びキャパシタＣ１１は共振回路を構成し、トランジスタＱ１４の負荷となるインダクタＬ１２及びキャパシタＣ１２も共振回路を構成する。これらの共振回路の共振周波数は、受信信号の搬送周波数付近に設定される。例えば、受信信号の搬送周波数が２．４ＧＨｚである場合には、共振周波数も２．４ＧＨｚ付近に設定される。このような共振回路による負荷を設けることにより、高周波の受信信号をローノイズで増幅することができる。図２に示す例においては差動増幅型のローノイズアンプが用いられているが、シングル型のローノイズアンプを用いても良い。
【００３０】
図３は、図１に示すＶＣＯの構成例を示す回路図である。このＶＣＯは、差動対を構成するＮチャネルＭＯＳトランジスタＱ２１及びＱ２２と、トランジスタＱ２１及びＱ２２のソースと電源電位ＶＳＳ（図３においては、グランド電位とする）との間に接続された定電流源ＣＳ２１と、トランジスタＱ２１及びＱ２２のドレインと電源電位ＶＤＤとの間にそれぞれ接続されたインダクタＬ２１及びＬ２２と、制御電圧入力端子とトランジスタＱ２１及びＱ２２のドレインとの間にそれぞれ接続されたバリキャップ（バラクタダイオード）ＶＣ２１及びＶＣ２２とを含んでいる。
【００３１】
トランジスタＱ２１のドレインは、出力端子Ａ及びトランジスタＱ２２のゲートに接続され、トランジスタＱ２２のドレインは、出力端子Ｂ及びトランジスタＱ２１のゲートに接続されている。図３に示すＶＣＯは、制御電圧入力端子に印加される電圧が高いほど、高い周波数で発振し、制御電圧入力端子に印加される電圧が低いほど、低い周波数で発振する。図３に示す例においては差動増幅型のＶＣＯが用いられているが、シングル型のＶＣＯを用いても良い。
【００３２】
次に、本発明の一実施形態に係る半導体集積回路のレイアウトについて説明する。
図４は、本発明の一実施形態に係る半導体集積回路のレイアウトを従来の半導体集積回路のレイアウトと比較して示す平面図である。図４の（ａ）は、本発明の一実施形態に係る半導体集積回路のレイアウトを示しており、図４の（ｂ）は、従来の半導体集積回路のレイアウトを示している。図４において、ＲＦ（高周波）領域には、図１に示す高周波回路ブロック１０が配置され、ＬＦ（低周波）領域には、図１に示す低周波回路ブロック４０が配置され、ＧＡ（ゲートアレイ）領域には、図１に示すロジック回路ブロック５０を構成するゲートアレイが配置される。
【００３３】
図２及び図３に示すように、高周波回路ブロックのローノイズアンプ（ＬＮＡ）やＶＣＯにおいてはインダクタが用いられるので、図４に示すように、ＲＦ領域においてインダクタ（図４においては、１組のインダクタＬＡ及びＬＢを示す）が形成される。半導体集積回路においてインダクタを形成するために、ＲＦオプションとして、通常のメタル配線層の上層に、通常のメタル配線層の最大膜厚の５倍〜２０倍の膜厚を有する最上層のメタル配線層（本願においては、「厚膜メタル配線層」ともいう）が用いられる。例えば、通常のメタル配線層の最大膜厚が４００ｎｍ程度である場合に、通常のメタル配線層の最大膜厚の１０倍の膜厚を有する厚膜メタル配線層を用いる場合には、その膜厚は４μｍ程度となる。
【００３４】
厚膜メタル配線層は、低いシート抵抗値を有しており、インダクタの寄生抵抗を小さくすることができる。また、通常のメタル配線層にインダクタを形成する場合と比較して、インダクタと半導体基板との間の距離が大きくなり、インダクタの寄生容量を小さくすることができる。このように、インダクタの寄生抵抗及び寄生容量を小さくすることにより、インダクタのＱ値を高くすることができる。
【００３５】
また、厚膜メタル配線層は、ＩＣパッケージに形成された端子との間の配線（ボンディングワイヤー等）が接続されるパッド（外部接続端子）を形成したり、配線層間に形成されるキャパシタ（ＭＩＭ：メタル・インシュレータ・メタル）の電極を形成するためにも用いられる。しかしながら、文献調査やチップ解析によれば、それら以外の回路素子を形成するために厚膜メタル配線層が使用された例はない。その理由は、次のように推測される。
【００３６】
ロジック回路ブロックは、自動配置配線プログラムによってレイアウト設計される。一方、厚膜メタル配線層は、通常のメタル配線層よりも厚い膜厚を有しているので、通常のメタル配線層におけるように狭い間隔で狭い幅の配線をレイアウトすることが不可能であり、自動配置配線プログラムによるレイアウト設計に適さない。従って、ロジック回路ブロックの上部に厚膜メタル配線層を設けることは行われていなかった。
【００３７】
図４の（ｂ）に示すように、従来の半導体集積回路のレイアウトにおいては、ＧＡ領域に厚膜メタル配線層の配線パターンが形成されていない。厚膜メタル配線層に形成された電源用パッドＰＤ１及びＰＤ２には、通常のメタル配線層に形成された電源配線が接続されており、この電源配線を介して、ＧＡ領域に配置されたロジック回路ブロックの電源ラインに電源電位ＶＤＤが供給される。また、厚膜メタル配線層に形成されたグランド用パッドＰＳ１及びＰＳ２には、通常のメタル配線層に形成されたグランド配線が接続されており、このグランド配線を介して、ＧＡ領域に配置されたロジック回路ブロックのグランドラインにグランド電位ＶＳＳが供給される。
【００３８】
一方、図４の（ａ）に示すように、本発明の一実施形態に係る半導体集積回路のレイアウトにおいては、ＧＡ領域に厚膜メタル配線層の配線パターンが形成されている。厚膜メタル配線層に形成された電源用パッドＰＤ１及びＰＤ２には、厚膜メタル配線層に形成された厚膜電源配線１１１が接続されており、この厚膜電源配線１１１を介して、ＧＡ領域に配置されたロジック回路ブロックの電源ラインに電源電位ＶＤＤが供給される。また、厚膜メタル配線層に形成されたグランド用パッドＰＳ１及びＰＳ２には、厚膜メタル配線層に形成された厚膜グランド配線１１２が接続されており、この厚膜グランド配線１１２を介して、ＧＡ領域に配置されたロジック回路ブロックのグランドラインにグランド電位ＶＳＳが供給される。
【００３９】
図５は、本発明の一実施形態に係る半導体集積回路の構造を示す断面図である。図５の（ａ）は、ＧＡ領域の構造を示しており、図５の（ｂ）は、ＲＦ領域の構造を示している。図５においては、最上層の厚膜メタル配線層までが示されており、それ以上の層は省略されている。
【００４０】
図５の（ａ）及び（ｂ）に示すように、Ｐ型の半導体基板７０（本実施形態においては、シリコン基板とする）内に、Ｐウエル７１及びＮウエル７２が形成されている。Ｐウエル７１内には、ＮチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＮ型不純物拡散領域７３及び７４が形成されている。また、Ｎウエル７２内には、ＰチャネルＭＯＳトランジスタのソース・ドレインとなる１組のＰ型不純物拡散領域７５及び７６が形成されている。
【００４１】
半導体基板７０上において、１組のＮ型不純物拡散領域７３及び７４に挟まれた領域には、ゲート絶縁膜８１（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜８１上に、ＮチャネルＭＯＳトランジスタのゲート電極８２（例えば、ポリシリコン）が形成されている。また、１組のＰ型不純物拡散領域７５及び７６に挟まれた領域には、ゲート絶縁膜８３（例えば、シリコン酸化膜）が形成されており、さらに、ゲート絶縁膜８３上に、ＰチャネルＭＯＳトランジスタのゲート電極８４（例えば、ポリシリコン）が形成されている。
【００４２】
複数のトランジスタが形成された半導体基板７０上には、第１層の層間絶縁膜９１、第１層のメタル配線層ＡＬＡ、第２層の層間絶縁膜９２、第２層のメタル配線層ＡＬＢ、第３層の層間絶縁膜９３、第３層のメタル配線層ＡＬＣ、第４層の層間絶縁膜９４、及び、第４層のメタル配線層ＡＬＤが形成されている。メタル配線層の材料としては、例えば、アルミニウムが用いられる。
【００４３】
各層の配線層の配線は、その下層の層間絶縁膜に形成された開口（ビアホール又はコンタクトホール）を介して、さらにその下層の配線層の配線又は半導体基板７０内の不純物拡散領域に接続されている。このようにして、ＧＡ領域における複数の配線層ＡＬＡ〜ＡＬＤは、半導体基板７０に形成された複数のトランジスタに接続されてロジック回路ブロックを構成する。図５の（ａ）には、第４層のメタル配線層ＡＬＤに形成されたロジック回路ブロックの電源ライン１０１及びグランドライン１０２が示されている。
【００４４】
本実施形態においては、さらにその上に、最上層の層間絶縁膜９５及び最上層の厚膜メタル配線層ＡＬＥが形成される。最上層の厚膜メタル配線層ＡＬＥにおいて、半導体集積回路の電源用パッドＰＤ１及びＰＤ２（図４の（ａ）参照）とロジック回路ブロックの電源ライン１０１とを直接接続する厚膜電源配線１１１と、半導体集積回路のグランド用パッドＰＳ１及びＰＳ２（図４の（ａ）参照）とロジック回路ブロックのグランドライン１０２とを直接接続する厚膜グランド配線１１２とが形成されている。
【００４５】
ＧＡ領域においては、配線の幅や間隔が狭いので、最上層の厚膜メタル配線層ＡＬＥは、通常の配線のために用いることはできないが、電源配線やグランド配線を形成するために用いることは可能である。最上層の厚膜メタル配線層ＡＬＥにおいて低抵抗の厚膜電源配線１１１や厚膜グランド配線１１２を形成することにより、多数のロジック回路が動作することによってロジック回路ブロックの電源ライン１０１やグランドライン１０２に発生するノイズを低減してロジック回路の誤動作を防止すると共に、ロジック回路ブロックからアナログ回路ブロック（高周波回路ブロック及び低周波回路ブロック）に回り込むノイズを低減することができる。
【００４６】
さらに、図４の（ａ）に示すように、厚膜電源配線１１１と厚膜グランド配線１１２とが交互に入り込んだ櫛歯状の形状を有するように配線パターンを設定することにより、厚膜電源配線１１１と厚膜グランド配線１１２とがバイパスコンデンサを形成するので、ノイズを一層低減することができる。また、低抵抗の厚膜配線を用いることにより、電源用パッド及びグランド用パッドとバイパスコンデンサとの間を低抵抗で接続することができるので、ノイズ低減効果が大きい。
【００４７】
一方、ＲＦ領域においては、図５の（ｂ）に示すように、最上層の厚膜メタル配線層ＡＬＥにおいて渦巻状に形成されたパターン１１３によって、図４の（ａ）に示すインダクタＬＡ又はＬＢが構成される。また、ＲＦ領域においては、トランジスタ及びインダクタに加えて、バリキャップやキャパシタ等の複数の回路素子が形成されている。これら複数の回路素子と、複数の配線層ＡＬＡ〜ＡＬＤと、最上層の厚膜メタル配線層ＡＬＥとによって、高周波回路ブロックが構成される。
【００４８】
このように、本実施形態においては、最上層の厚膜メタル配線層ＡＬＥが、ＧＡ領域においてもＲＦ領域においても有効に利用される。なお、ＲＦ領域を有さない半導体集積回路において本発明を実施した場合にも、上記のような効果を奏することができるので、本発明は有効である。
【符号の説明】
【００４９】
１０ 高周波回路ブロック、 １１ ローノイズアンプ（ＬＮＡ）、 １２ ミキサー、 ２１ 変調回路、 ２２ パワーアンプ（ＰＡ）、 ３１ 発振回路、 ３２ 制御電圧生成回路、 ３３、３４ 電圧制御発振器（ＶＣＯ）、 ３５、３６ 可変分周回路、 ３７ セレクタ、 ４０ 低周波回路ブロック、 ４１ フィルタ部、 ４２ ディジタル／アナログ変換器（ＤＡＣ）、 ５０ ロジック回路ブロック、 ５１ ディジタル復調回路、 ５２ ディジタル変調回路、 ６１ 制御回路、 ６２ リンク層回路、 ６３ ホストインタフェース（Ｉ／Ｆ）、 ７０ 半導体基板、 ７１ Ｐウエル、 ７２ Ｎウエル、 ７３、７４ Ｎ型不純物拡散領域、 ７５、７６ Ｐ型不純物拡散領域、 ８１、８３ ゲート絶縁膜、 ８２、８４ ゲート電極、 ９１〜９５ 層間絶縁膜、 １０１ 電源ライン、 グランドライン１０２、 １１１ 厚膜電源配線、 １１２ 厚膜グランド配線、 ＡＬＡ〜ＡＬＤ 通常のメタル配線層、 ＡＬＥ 厚膜メタル配線層、 Ｑ１１〜Ｑ２２ トランジスタ、 Ｌ１１〜Ｌ２２ インダクタ、 Ｃ１１〜Ｃ１４ キャパシタ、 Ｖ２１、Ｖ２２ バリキャップ、 ＣＳ１１、ＣＳ２１ 定電流源
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にそれぞれの層間絶縁膜を介して形成され、前記半導体基板に形成された複数のトランジスタに接続されて前記複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、
前記複数の配線層が形成された前記半導体基板上に層間絶縁膜を介して形成され、前記複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層と、
を具備する半導体集積回路。
【請求項２】
前記最上層の配線層が、前記半導体集積回路の電源用パッドと前記ロジック回路ブロックの電源ラインとを直接接続し、及び／又は、前記半導体集積回路のグランド用パッドと前記ロジック回路ブロックのグランドラインとを直接接続するために用いられる、請求項１記載の半導体集積回路。
【請求項３】
前記最上層の配線層が、前記半導体集積回路の電源用パッドと前記ロジック回路ブロックの電源ラインとを直接接続する第１の配線と、前記半導体集積回路のグランド用パッドと前記ロジック回路ブロックのグランドラインとを直接接続する第２の配線とを含み、前記第１の配線と前記第２の配線とが、交互に入り込んだ櫛歯状の形状を有する、請求項２記載の半導体集積回路。
【請求項４】
前記半導体基板に形成された複数の回路素子と、前記複数の配線層と、前記最上層の配線層とによって、高周波回路ブロックがさらに構成される、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記高周波回路ブロックにおいて、前記最上層の配線層にインダクタが形成されている、請求項４記載の半導体集積回路。
【請求項１】
半導体基板と、
前記半導体基板上にそれぞれの層間絶縁膜を介して形成され、前記半導体基板に形成された複数のトランジスタに接続されて前記複数のトランジスタと共に少なくともロジック回路ブロックを構成する複数の配線層と、
前記複数の配線層が形成された前記半導体基板上に層間絶縁膜を介して形成され、前記複数の配線層における最大膜厚の５倍〜２０倍の膜厚を有する最上層の配線層と、
を具備する半導体集積回路。
【請求項２】
前記最上層の配線層が、前記半導体集積回路の電源用パッドと前記ロジック回路ブロックの電源ラインとを直接接続し、及び／又は、前記半導体集積回路のグランド用パッドと前記ロジック回路ブロックのグランドラインとを直接接続するために用いられる、請求項１記載の半導体集積回路。
【請求項３】
前記最上層の配線層が、前記半導体集積回路の電源用パッドと前記ロジック回路ブロックの電源ラインとを直接接続する第１の配線と、前記半導体集積回路のグランド用パッドと前記ロジック回路ブロックのグランドラインとを直接接続する第２の配線とを含み、前記第１の配線と前記第２の配線とが、交互に入り込んだ櫛歯状の形状を有する、請求項２記載の半導体集積回路。
【請求項４】
前記半導体基板に形成された複数の回路素子と、前記複数の配線層と、前記最上層の配線層とによって、高周波回路ブロックがさらに構成される、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記高周波回路ブロックにおいて、前記最上層の配線層にインダクタが形成されている、請求項４記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１７１４１５（Ｐ２０１１−１７１４１５Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３２１４５（Ｐ２０１０−３２１４５）
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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