【課題】ヒューズ素子のレイアウト面積を増大させることなく確実にヒューズを溶断するとともに、ヒューズ銅原子の拡散を防止する防護壁の配線層数を低減する。
【解決手段】ヒューズ（ＦＵ）を複数のメタル配線層のうちの上層のメタル配線層（Ｍ４）の配線を用いて形成する。ヒューズの直上および直下部においては、少なくとも２層の配線層をおいて配線が配置される。上層においては、電源電圧（ＶＤＤ）を伝達する電源線（１０２）をヒューズ直上の防護壁構造の蓋部分として利用する。 （もっと読む）

【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。
【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。 （もっと読む）

【課題】抵抗値を調整可能な半導体装置をコンパクト化する。
【解決手段】基板接続領域と、外部配線接続領域と、基板接続領域と外部配線接続領域との間に設置される抵抗調整領域とを、１つの電極パッドに形成し、コンパクト化する。電極パッドの抵抗調整領域に対してトリミングを行うことによって、電極パッドの基板接続領域と外部配線接続領域との間の抵抗値を調整することができる。これによって、抵抗値を調整可能な半導体装置をコンパクト化することができる。 （もっと読む）

【課題】酸化物半導体を用いた薄膜トランジスタにおいて、電界効果移動度を向上させることを課題の一とする。また、薄膜トランジスタの電界効果移動度を向上させても、オフ電流の増大を抑制することを課題の一とする。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とゲート絶縁層の間に、該酸化物半導体層より導電率が高い酸化物クラスターを形成することによって、該薄膜トランジスタの電界効果移動度を向上させ、且つオフ電流の増大を抑制することができる。 （もっと読む）

【課題】低電圧化による誤動作を抑制した半導体装置を提供する。
【解決手段】複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列とを有し、パッド列は、パッド列の端部およびパッド列の内部に配置された、センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、少なくとも信号を入力するための信号用パッドとを含み、センスアンプ接地用パッドと信号用パッドの間に、信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている構成である。 （もっと読む）

【課題】ＭＯＳ型の固体撮像装置において、画素が微細化されても感度の向上を図る。
【解決手段】縦２画素、横４×ｎ画素（ｎは正の整数）のフォトダイオードＰＤ［ＰＤ１〜ＰＤ８］配列を１共有単位２１としたレイアウトを有する。 （もっと読む）

【課題】本発明は、短い時間でテストを行うことが出来る半導体装置、試験方法及びプログラムを提供することを課題とする。
【解決手段】半導体装置を構成する各回路ブロックをそれぞれ電源線若しくは接地線によってシールドする。また試験パッド２までの引き出し配線３をシールド配線でシールドする。また別の試験方法として、試験パッド２にそれぞれ異なる電圧を印加して電流値を検出する。更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。 （もっと読む）

【課題】外部回路との入出力用電極パッドを周辺部に高密度に配設した半導体チップに対する電源供給時のＩＲドロップを抑え、かつ、特性試験にも対応できる半導体チップを提供する。
【解決手段】半導体チップ１には半導体基板主面の周辺部に複数の第１の電極パッド２、第１の電極パッド２より内側の領域に少なくとも１個の第２の電極パッド３が配設されている。第１の電極パッド２の配列間には第２の電極パッド３の数以上の間隙部が設けられている。これにより、特性試験時には間隙部を通じてプローブカードとのワイヤ接続を容易に行なうことができ、実装時には、主面に第１の電極パッド２と接続するための第１のボンディングパッド５を、反対面には第２の電極パッド３と接続するための第２のボンディングパッド８が配設された配線基板４を用いることにより、第２の電極パッド３とのワイヤ接続を通じて、回路ブロックに短い配線で電源を供給することができる。 （もっと読む）

【課題】手間を要さずに回路部のテストを行うことができ、スクライブ領域の有効活用を図ることができ、半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。第一の導電層１３および第一の接続部１５のいずれか一方に、外部電源供給用あるいは接地用のパッド１６が接続される。半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。 （もっと読む）

【課題】積層型ＬＳＩにおいて、各ＬＳＩ間で低レイテンシかつ高スループットの通信を実現する。
【解決手段】一つの貫通電極群（例えばＴＳＶＧＬ＿０）に対して、一つの送信を行う回路（ＴＲ＿００Ｔ）と複数の受信を行う回路（ＴＲ＿１０Ｒ，ＴＲ＿２０Ｒ，ＴＲ＿３０Ｒ）を接続する接続トポロジを採用することで、調停動作を不要にする。特に、同一ＬＳＩを複数積層する場合にもこの接続トポロジを可能にするために、積層される各ＬＳＩに、各貫通電極ポートを送信用とするか受信用とするかの指定と、各貫通電極ポートのアドレス割り振りを指定するための書き換え可能な記憶素子を搭載する。 （もっと読む）

【課題】回路素子の静電放電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】半導体基板４０及び５０を積層して含む半導体装置であって、半導体基板４０を貫通する貫通電極６１と、第１の電位に接続される予定の電位配線１３を含む回路と、第１の電位に接続される予定の電位配線２３を含む回路と、静電放電保護回路３０とを含み、回路１０は半導体基板４０に設けられ、回路２０は半導体基板５０に設けられ、回路１０の電位配線１３と、回路２０の電位配線２３とは、貫通電極６１と静電放電保護回路３０とを介して相互に電気的に接続されている。 （もっと読む）

【課題】 高抵抗である透明電極から低抵抗配線にコンタクトする場合のコンタクトホールにおいて、電力損失を低減しつつ、狭額縁化を図ることを目的とする。
【解決手段】 表示装置において、基板上に少なくとも薄膜トランジスタ、平坦化膜及び複数の発光素子が形成されており、発光素子には、少なくとも発光層と、第１の電極及び第２の電極を有している。この第１の電極と、第１電極よりも抵抗値の低い配線（ＧＮＤ配線又は電源配線）とを接続させるために、表示領域よりも外側の平坦化膜には複数の第１のコンタクトホール及び複数の第２のコンタクトホールが設けられており、第２のコンタクトホールは、表示領域から第１のコンタクトホールまでの距離に比べて遠距離に配置され、かつ第１のコンタクトホールよりも開口面積が小さい。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

【課題】本発明は、誘導負荷を制御するスイッチング回路のエネルギー損失を減少した半導体装置を提供する。
【解決手段】集積回路であって、第１のスイッチ素子と、第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子とを制御する制御回路と、第１の駆動端子と、前記第１のスイッチ素子と前記第１の駆動端子とを接続する第１の配線と、前記第２のスイッチ素子と前記第１の駆動端子とを接続する第２の配線と、を有する集積回路と、前記集積回路を収容するパッケージと、前記パッケージの外部に露出する外部端子と、前記第１の駆動端子と前記外部端子とを接続する第３の配線と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】電源配線の近傍にビアが配置されたセルの使用が可能な半導体集積回路装置およびレイアウト方法を提供する。
【解決手段】ＶＤＤ電源ストラップ３１１、３１２に接続される中間層配線２１とセル列ＶＤＤ電源配線１１を接続する複数の電源ビア１３、およびＶＳＳ電源ストラップ３２１、３２２に接続される中間層配線２２とセル列ＶＳＳ電源配線１２を接続する複数の電源ビア１３が、高密度領域、低密度領域および無配置領域に分けて配置される。その無配置領域に、電源配線付近にセル内ビアが配置されてセル面積が削減された省面積セルが配置される。 （もっと読む）

【課題】パッケージサイズの拡大や製造プロセスを変更せずにＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板層１１の表面からＳＯＩ基板１０をエッチングし、電極パッド１６に達する第１のトレンチおよび半導体基板層１１内部で終端している第２のトレンチを形成する工程と、半導体基板層の表面および各トレンチを覆うように絶縁膜１９を形成する工程と、各トレンチ底面の絶縁膜１９を除去して電極パッド１６および半導体基板層１１を露出させる工程と、半導体基板層１１の表面上と各トレンチの側壁および底面に導電膜３１〜３３を形成して貫通電極３０を形成するとともに、コンタクト部５０を形成する工程と、半導体基板層１１上の導電膜にパターニングを施して外部電極４３およびコンタクト部５０に電気的に接続された電位固定用の外部電極４３ａを形成する工程と、を含む。 （もっと読む）

【課題】金属パッドの下方に位置する層間絶縁膜にクラックが発生し、クラック内に水分が進入することがあっても、金属パッドの近傍の配線の信頼性が低下することを防止する。
【解決手段】半導体基板１０上に形成された層間絶縁膜１８と、層間絶縁膜１８を貫通して設けられたリング用金属配線２０Ａと、層間絶縁膜１８を貫通して設けられたコンタクト用金属配線２０Ｂと、層間絶縁膜１８上及びリング用金属配線２０Ａの全上面上に形成された第１の保護絶縁膜２１と、第１の保護絶縁膜２１上に形成された金属パッド２３とを備え、リング用金属配線２０Ａは、層間絶縁膜１８のうち金属パッド２３の下方に位置する領域にリング状に設けられており、金属パッド２３は、第１の保護絶縁膜２１に形成された第１の開口部２１ａを通じてコンタクト用金属配線２０Ｂに接続されている。 （もっと読む）

【課題】 シリコン基板１の上面に集積回路２、該集積回路２に接続された静電気保護回路４および該静電気保護回路４に接続された接続パッド３が設けられ、それらの上に絶縁膜が設けられ、その上に配線１０が接続パッド３に接続されて設けられ、配線１０の接続パッド部１０ｂ上に柱状電極１３が設けられた半導体装置において、配線１０に外部からの静電気に起因する過電流が流れても、集積回路２にダメージを与えることがないようにする。
【解決手段】 複数の接続パッド３はマトリクス状に配置されている。配線１０は集積回路２と重ならない位置に配置されている。これにより、配線１０に外部からの静電気に起因する過電流が流れても、集積回路２にダメージを与えることがないようにすることができる。 （もっと読む）

【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）