半導体装置
【課題】手間を要さずに回路部のテストを行うことができ、スクライブ領域の有効活用を図ることができ、半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。第一の導電層１３および第一の接続部１５のいずれか一方に、外部電源供給用あるいは接地用のパッド１６が接続される。半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。
【解決手段】半導体装置１は、半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。第一の導電層１３および第一の接続部１５のいずれか一方に、外部電源供給用あるいは接地用のパッド１６が接続される。半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体チップの製造過程において、半導体ウェハ上に複数の半導体チップの回路部が形成された状態で、前記回路部のテストを行うことがある。
このとき、非接触で外部装置と通信を行い、回路部のテストを行う方法が提案されている（たとえば、特許文献１参照）。
このようなテストを行う場合において、電源の供給や、接地までも非接触で行うことは難しい。そのため、各回路部にそれぞれ接続されるパッドを形成し、このパッドに探針して電源を供給したり、接地したりしている。外部装置との通信を非接触で行っても、各回路部ごとに、それぞれに接続されたパッドそれぞれにピンをあてて、電源を供給したり、接地したりするため、接触方式で行う際に生じる手間、すなわち、複数のパッドと複数のピンとの位置合わせに手間を要するという課題が生じてしまう。
そこで、特許文献１では、図１５に示すような半導体装置１００を提案している。この半導体装置１００では、各半導体チップ１０４がスクライブ領域の配線１０１、１０２に接続されている。
この配線１０１，１０２を介して電源を供給したり、接地したりすることで、一部の半導体チップ１０４の電源パッドにピンをたてれば、電源が供給できるとされている。
【０００３】
【特許文献１】特開２００５−３０８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置１００では、以下のような課題がある。
この半導体装置１００においては、スクライブ領域全域にわたって、配線１０１，１０２が引き回されている。従って、半導体装置１００を半導体チップ１０４ごとにダイシングする際に、多量の配線の屑が発生してしまう。このような多量の屑は、半導体チップに付着し、半導体チップの性能に影響をおよぼすことがある。
さらには、通常、スクライブ領域内には、半導体チップ内部のトランジスタの性能をチェックするような回路や、アライメントマーク等が形成される。従って、特許文献１のように、スクライブ領域全域にわたって電源配線を引き回すことは、現実には困難である。
【課題を解決するための手段】
【０００５】
本発明によれば、複数の半導体チップ形成領域と、前記半導体チップ形成領域間に位置するスクライブ領域とが形成された半導体ウェハと、前記半導体ウェハの各半導体チップ形成領域内に設けられた半導体チップの回路部と、前記各半導体チップ形成領域内に設けられ、各回路部に電気的にそれぞれ接続される複数の第一の導電層と、前記第一の導電層同士を前記クライブ領域の一部をまたいで電気的に接続する第一の接続部と、前記回路部に接続され、容量結合あるいは誘導結合により外部との信号の通信を行う通信部とを有し、前記第一の導電層および前記第一の接続部の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッドが設けられている半導体装置が提供される。
【０００６】
この発明によれば、半導体装置は、各半導体チップの回路部に電気的に接続される第一の導電層と、第一の導電層同士を前記半導体ウェハのスクライブ領域の一部をまたいで電気的に接続する第一の接続部とを有する。そして、第一の導電層および第一の接続部の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッドが設けられている。
そのため、一つのパッドを介して、複数の半導体チップの回路部に電源を供給したり、接地したりすることができる。
これにより、従来の半導体装置のように、多数のパッドと、多数のピンとの位置あわせに手間がかかってしまうことを防止できる。
本発明の半導体装置では、回路部のテストを行う際に、外部との通信を容量結合あるいは誘導結合により非接触で行うことができ、かつ、一つのパッドを介して、複数の半導体チップの回路部に電源を供給したり、接地したりすることができるので、半導体装置の回路部のテストを行う際に、多数のパッドと、多数のピンとの位置あわせに手間がかかってしまうことを確実に防止でき、テストを行い易くすることができる。
さらに、従来の半導体装置に比べ、パッドの数を低減させることが可能となる。
【０００７】
また、本発明では、半導体チップを安定的に製造することができる。
これは以下のような理由によるものである。
各半導体チップの回路部に接続される第一の導電層同士を接続する接続部は、スクライブ領域の一部をまたいで配置される。
特許文献１に開示された半導体装置のように、スクライブ領域全域にわたって配線が形成されないため、ダイシングを行う際に、大量の屑が発生してしまうことを抑制できる。これにより、半導体チップの性能の低下等を防止することができ、半導体チップを安定的に製造することができる。
【０００８】
さらには、第一の接続部は、スクライブ領域の一部をまたいで配置されるため、第一の接続部がスクライブ領域に形成される半導体チップ内部のトランジスタの性能をチェックするような回路や、アライメントマーク等のじゃまにならない。これにより、スクライブ領域の有効活用を図ることができる。
【発明の効果】
【０００９】
本発明によれば、手間を要さずに回路部のテストを行うことができるとともに、スクライブ領域の有効活用を図ることができ、さらには半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
以下、本発明の実施形態を図面に基づいて説明する。
はじめに、図１を参照して、本実施形態の半導体装置１の概要について説明する。図１は半導体装置１の平面図を模式的に示す図である。
本実施形態の半導体装置１は、複数の半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、前記各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。
前記第一の導電層１３および前記第一の接続部１５の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッド１６が設けられている。
さらに、この半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。（図５参照）
【００１１】
次に、本実施形態の半導体装置１の詳細について説明する。
半導体装置１は、前述した半導体ウェハ１１、回路部１２、第一の導電層１３、第一の接続部１５、パッド１６、通信部Ｔに加え、第二の導電層１７，第二の接続部１８、パッド１９を備えている。
半導体ウェハ１１は、たとえば、シリコンウェハである。この半導体ウェハ１１上には、複数の半導体チップ形成領域１４Ｂが形成されており、対向する半導体チップ形成領域１４Ｂ間は、スクライブ領域１４Ａとなっている。
半導体チップ形成領域１４Ｂは、図１の点線で囲んだ領域であり、本実施形態では、４つ以上形成されて、マトリクス状に配置される。ここでは、ｎ行×ｍ列（ｎ、ｍ≧２）のマトリクス状に配置される。
また、半導体ウェハ１１上には、複数のスクライブ領域１４Ａが形成されている。図１には、スクライブ領域１４Ａのうち、一対の半導体チップ形成領域１４Ｂ間にそれぞれ位置する４つのスクライブ領域１４Ａ１と、４つの半導体チップ形成領域１４Ｂに挟まれる一つのスクライブ領域１４Ａ２とが示されている。スクライブ領域１４Ａ１と、スクライブ領域１４Ａ２とで、スクライブ領域は全体として格子状に形成される。
【００１２】
各半導体チップ形成領域１４Ｂ内には、それぞれ半導体チップの回路部１２が形成されている。
半導体チップ形成領域１４Ｂ内であって各回路部１２の外周側には、回路部１２の周囲を完全に囲むように、平面リング状の第一の導電層１３が設けられている。
【００１３】
この第一の導電層１３は、シールリング１３である。このシールリング１３は、図２の断面図に示すように、半導体ウェハ１１上の絶縁層２１内に形成されている。図２は、図１のＩＩ−ＩＩ方向の断面図である。
【００１４】
絶縁層２１は、半導体ウェハ１１の半導体チップ形成領域１４Ｂおよびスクライブ領域１４Ａを被覆している。この絶縁層２１は、半導体ウェハ１１側から第一〜第六の層間絶縁膜２１Ａ〜２１Ｆが積層されたものである。なお、図示しないが、第六の層間絶縁膜２１Ｆ上にはパッシベーション膜が形成されている。
第一の層間絶縁膜２１Ａは、シリコン酸化膜であり、第二〜第六の層間絶縁膜２１Ｂ〜２１Ｆは、シリコン酸化膜よりも誘電率が低いＬｏｗ−Ｋ膜である。
【００１５】
シールリング１３は、第二の層間絶縁膜２１Ｂ中に形成された金属層１３１と、第三の層間絶縁膜２１Ｃに形成されたビア１３２と、第四の層間絶縁膜２１Ｄに形成された金属層１３３と、第五の層間絶縁膜２１Ｅに形成されたビア１３４と、第六の層間絶縁膜２１Ｆに形成された金属層１３５とを備えて構成されている。
金属層１３１，１３３，１３５，ビア１３２，１３４は、たとえば、銅を主成分とする導電体である。
なお、シールリング１３は第一の層間絶縁膜２１Ａ中には形成されておらず、シールリング１３は、第一の層間絶縁膜２１Ａにより、半導体ウェハ１１に対し絶縁されている。
【００１６】
このシールリング１３の金属層１３１は、図示しないが、回路部１２内の配線に接続されている。
また、シールリング１３は、図１に示したように平面矩形枠状に形成されている。さらに、このシールリング１３は、図１のIII-III方向の断面図である図３に示すように、スリット状（壁状）に形成されており、回路部１２の周囲を完全に囲んでいる。
【００１７】
隣接し、対向配置されたシールリング１３同士（マトリクス状に配置された半導体チップ形成領域１４Ｂの行方向、および列方向に隣接するシールリング１３同士）は、導電性の第一の接続部１５により接続されている。ここでは、第一の接続部１５は、金属層、例えば銅を主成分とする層である。これにより、本実施形態では、すべての回路部１２がシールリング１３および第一の接続部１５を介して電気的に接続されることとなる。
【００１８】
この第一の接続部１５は、第六の層間絶縁膜２１Ｆ内に形成され、対向する一対のシールリング１３の対向する領域間、具体的には、対向する一対の辺同士を接続している。
さらに、この第一の接続部１５は、各半導体チップ形成領域１４Ｂ間のスクライブ領域１４Ａ１をまたぐように配置されている。第一の接続部１５は、スクライブ領域１４Ａ１の一部のみをまたぐように配置され、スクライブ領域１４Ａ１全域にわたって形成されていない。
また、半導体ウェハ１１を平面視した際に、第一の接続部１５はスクライブ領域１４Ａ１の長手方向（ダイシングラインに沿った方向）と交差する方向（ここでは、略直交する方向）に延在しており、第一の接続部１５の長手方向が、スクライブ領域１４Ａ１の長手方向（ダイシングライン）と交差（直交）している。
なお、本実施形態では、スクライブ領域１４Ａ１，１４Ａ２には、ダイシングラインに沿って延びる電源供給用の配線および接地用の配線は配置されていない。
さらに、第一の接続部１５上には、パッド１６が設けられる。このパッド１６は、前述したパッシベーション膜上に設けられ、パッシベーション膜に形成された開口を通るコンタクトを介して第一の接続部１５に接続される。
【００１９】
このような第一の接続部１５とシールリング１３との間には、電気ヒューズＥが設けられている（図２参照）。
この電気ヒューズＥは、第一の接続部１５とシールリング１３との電気的接続を切断する手段であり、回路部１２に大電流が流れた場合に、切断され、他の回路部１２を大電流から保護するためのものである。
本実施形態では、電気ヒューズＥは、シールリング１３の金属層１３３と、第一の接続部１５とを接続しており、金属層１３３から延びる第一の領域Ｅ１と、この第一の領域Ｅ１から第一の接続部１５へ向かって延びる第二の領域Ｅ２とを有し、断面略Ｌ字型となっている。
【００２０】
図１に示すように、パッド１６は、外部電源供給用のものであり、このパッド１６を介して、電源が供給される。パッド１６は、スクライブ領域１４Ａに配置される。
パッド１６は、一部の第一の接続部１５に接続されていればよく、各第一の接続部１５上に設けられている必要はない。
【００２１】
再度、図１に示すように、第二の導電層１７は、シールリング１３の外周側に配置され、各シールリング１３を囲むようにリング状に設けられている。本実施形態では、第二の導電層１７はシールリング１３と同様、平面矩形枠状に形成されている。
この第二の導電層１７は、図４に示すように、第一の層間絶縁膜２１Ａ内に形成されたビア１７１と、第二の層間絶縁膜２１Ｂ内に形成された金属層１７２とを備える。ビア１７１，金属層１７２はいずれも銅を主成分とする導電体である。
金属層１７２は平面矩形枠状に形成されており、ビア１７１は所定の間隔をあけて、点在して配置されている。
【００２２】
第一の層間絶縁膜２１Ａ内に形成されたビア１７１は、第一の層間絶縁膜２１Ａ内のポリシリコン膜２２に接続されている。ポリシリコン膜２２は、シールリング１３や、第二の導電層１７の辺と直交するように延在し、平面略矩形形状となっている。このポリシリコン膜２２は、シールリング１３の辺の下側を通り、回路部１２の配線１２１に接続される。このポリシリコン膜２２は、ゲート電極を形成する際に、同時に形成することができる。なお、ポリシリコン膜２２と、基板１１との間には、ゲート絶縁膜Ｆが配置されている。
【００２３】
図１に示すように、第二の導電層１７のうち、隣接し対向する第二の導電層１７同士は、金属層１７２が第二の接続部１８により電気的に接続されている。
第二の接続部１８は、第二の層間絶縁膜２１Ｂ内に形成されている。また、第二の接続部１８は、第一の接続部１５同様、対向する一対の第二の接続部１８の対向する領域間、具体的には、対向する一対の辺同士を接続している。
さらに、この第二の接続部１８は、各半導体チップ形成領域１４Ｂ間のスクライブ領域１４Ａ１をまたぐように配置されている。第二の接続部１８は、スクライブ領域１４Ａ１の一部のみをまたぐように配置され、スクライブ領域１４Ａ１全域にわたって形成されていない。
また、半導体ウェハ１１を平面視した際に、第二の接続部１８はスクライブ領域１４Ａ１の長手方向（ダイシングラインに沿った方向）と交差する方向（ここでは、略直交する方向）に延在しており、第二の接続部１８の長手方向が、スクライブ領域１４Ａ１の長手方向（ダイシングライン）と交差（直交）している。
さらに、このような第二の接続部１８上には、パッド１９が設けられる。このパッド１９は、前述したパッシベーション膜上に設けられ、パッシベーション膜に形成された開口、さらには、第三の層間絶縁膜２１Ｃ、第四の層間絶縁膜２１Ｄ、第五の層間絶縁膜２１Ｅ、第六の層間絶縁膜２１Ｆを貫通するコンタクト（図示略）介して第二の接続部１８に接続される。
このパッド１９は、接地用のものである。このパッド１９は、スクライブ領域１４Ａに配置される。パッド１９も、一部の第二の接続部１８に接続されていればよく、各第二の接続部１８上に設けられている必要はない。
【００２４】
さらに、図５に示すように、半導体装置１は、各半導体チップ形成領域１４Ｂ内に、通信部Ｔを有する。この通信部Ｔは、回路部１２に接続されている。ここで、通信部Ｔは、インダクタであり、たとえば、絶縁膜２１Ｅ内に形成されている。通信部Ｔ上には、絶縁膜２１Ｆ等を介して、ボンディングパッドＰが積層されている。
通信部Ｔは、一つの回路部１２に対し複数接続されている。通信部Ｔは、電磁誘導により、非接触で外部との通信を行う。なお、図５において、符号２６は、電源線（シールリング１３や、第一の接続部１５を含んで構成される）、符号２７は回路部１２と、通信部Ｔや、ボンディングパットＰとを接続する信号線、符号２５は、接地線（シールリング１７、第二の接続部１８を含んで構成される）を示す。
半導体装置１の回路構成を図６に示す。通信部ＴおよびボンディングパッドＰは、回路部１２にそれぞれ接続されている。また、各通信部Ｔは、回路部１２の異なる領域に接続されている。
なお、本実施形態では、各半導体チップ形成領域１４Ｂ内に非接触で外部との通信を行う通信部Ｔがあるとしたが、これに限らず、一部の半導体チップ形成領域１４Ｂ内に接触方式で外部との通信を行う通信部があってもよい。
また、ここでは、通信部Ｔは、ボンディングパッドＰに積層されているとしたが、これに限らず、図８に示すように、半導体チップ形成領域１４Ｂであって、ボンディングパッドＰの外周に設けられていてもよい。ここでは、通信部Ｔは、ボンディングパッドＰの外周を囲むように設けられている。
【００２５】
次に、このような半導体装置１のテスト方法について説明する。
まず、一つのパッド１６にプローブピンをたて、電源電圧を供給する。
一方で、一つのパッド１９にプローブピンをたて接地する。
パッド１６は、第一の接続部１５に接続されているため、第一の接続部１５を介して２つのシールリング１３に電源が供給されることとなる。さらに、シールリング１３は他の第一の接続部１５を介して他のシールリング１３に接続されているため、他のシールリング１３にも電源が供給される。
一方、各シールリング１３は各回路部１２に接続されており、さらには、各回路部１２は、ポリシリコン膜２２、第二の導電層１７、第二の接続部１８を介してパッド１９に接続されている。
以上のような構成により、各回路部１２に電源が供給され、各回路部１２が駆動可能となる。
次に、図７に示すように、半導体装置１に対し、テスタ３を近づける。このテスタ３は、インダクタ３１を複数有する。テスタ３のインダクタ３１が、半導体装置１の通信部Ｔと対向するように、テスタ３と、半導体装置１とを接触しないように配置する。そして、テスタ３側のインダクタ３１から、それぞれテスト信号を半導体装置１に出力する。半導体装置１側の通信部Ｔは、テスタ３側のインダクタからの信号を電気信号に変換し、回路部１２に供給する。これにより回路部１２が駆動し、半導体装置１のテストが行われる。
なお、ここでは、テスタ３側から半導体装置１に向かって信号が送信されるとしたが、これに限らず、半導体装置１側からテスタ側に向かって信号が送信されるとしてもよい。
半導体装置１は、以上のようなテストが終了した後、半導体チップごとにダイシングされる。第一の接続部１５、第二の接続部１８、パッド１６，１９は、スクライブ領域１４Ａに設けられているため、ダイシングにおいて切断されることとなる。
【００２６】
次に、本実施形態の作用効果について説明する。
半導体装置１は、各半導体チップの回路部１２に電気的に接続されるシールリング１３と、シールリング１３同士を接続する第一の接続部１５とを備える。また、半導体装置１は、各半導体チップの回路部１２に接続される第二の導電層１７と、各第二の導電層１７同士を接続する第二の接続部１８とを備える。
そして、一部の第一の接続部１５には、電源供給用のパッド１６が接続され、一部の第二の接続部１８には接地用のパッド１９が接続されている。
従って、電源供給用のパッド１６に電源供給用のプローブピンを接触させ、接地用のパッド１９に接地用のプローブピンを接触させることで、複数の回路部１２に同時に電源を供給することができる。
これにより、従来の半導体装置のように、多数のパッドと、多数のピンとの位置あわせに手間がかかってしまうことを防止できる。さらに、従来の半導体装置に比べ、パッドの数を低減させることが可能となる。
【００２７】
また、半導体装置１は、各半導体チップの回路部１２に電気的に接続されるシールリング１３と、シールリング１３同士を接続する第一の接続部１５とを備える。また、半導体装置１は、各半導体チップの回路部１２に接続される第二の導電層１７と、各第二の導電層１７同士を接続する第二の接続部１８とを備える。
第一の接続部１５および第二の接続部１８は、半導体ウェハのスクライブ領域１４Ａの一部をまたいで配置されている。
特許文献１に開示された半導体装置のように、スクライブ領域全周にわたって電源用の配線が形成されている場合には、ダイシングを行う際に、大量の屑が発生してしまうが、本実施形態のように、第一の接続部１５および第二の接続部１８を、スクライブ領域１４Ａの一部をまたいで配置することで、ダイシングの際の、大量の屑の発生を防止することができる。
さらには、第一の接続部１５、第二の接続部１８は、スクライブ領域１４Ａの一部をまたいで配置されるため、スクライブ領域１４Ａに形成される半導体チップ内部のトランジスタの性能をチェックするような回路や、アライメントマーク等のじゃまにならない。
【００２８】
さらに、本実施形態では、回路部１２への電源供給にシールリング１３を使用している。このシールリング１３は、回路部１２への湿気の透過を防止するものである。このようなシールリング１３を使用して、回路部１２への電源供給を行うことで、新たな部材を設ける必要がなく、製造コストの増加を抑制することができる。
【００２９】
また、本実施形態では、第一の接続部１５は、対向する一対のシールリング１３の対向する辺間を接続しており、さらに、スクライブ領域１４Ａ１のダイシングラインと略直交する方向に延在している。
同様に、第二の接続部１８も、対向する第二の導電層１７の対向する辺間を接続しており、スクライブ領域１４Ａ１のダイシングラインと略直交する方向に延在している。
このようにすることで、第一の接続部１５、第二の接続部１８の長さを比較的短くし、スクライブ領域１４Ａ１において、第一の接続部１５、第二の接続部１８の占める割合を小さくすることで、スクライブ領域１４Ａ１の有効活用を図ることができる。
【００３０】
また、本実施形態では、シールリング１３の下部に配置された第一の層間絶縁膜２１Ａ中にポリシリコン膜２２を設け、このポリシリコン膜２２を介して、第二の導電層１７と、回路部１２とを接続している。すなわち、ポリシリコン膜２２が接地用配線として機能している。これにより、電源供給に使用されるシールリング１３と、接地用配線として使用されるポリシリコン膜２２とが干渉せず、各回路部１２を確実に電源を供給し、駆動させることができる。
また、このようにシールリング１３と干渉しないポリシリコン膜２２を設けることで、シールリング１３を電源供給用として使用することができ、新たな部材を設ける必要がなく、製造コストの増加を抑制することができる。
【００３１】
さらに、本実施形態では、第一の層間絶縁膜２１Ａには、シールリング１３が設けられていない。しかしながら、第一の層間絶縁膜２１Ａは、シリコン酸化膜であるため、湿気を通しにくいため、シールリング１３が設けられていなくても、回路部１２を湿気から保護することができる。
【００３２】
さらに、本実施形態では、ボンディングパッドＰと、通信部Ｔとが積層された構造となっている。これにより、通信部Ｔと、ボンディングパットＰとを効率的に配置することができ、半導体装置１の大型化を防止できる。
また、本実施形態の半導体装置１は一つの回路部１２につき、複数の通信部Ｔが接続されており、各通信部Ｔは回路部１２の異なる領域に接続されている。そのため、回路部１２のうち、異なる領域を一度にテストすることが可能である。
【００３３】
（第二実施形態）
図９〜１１を参照して、本発明の第二実施形態について説明する。
第一実施形態 では、回路部１２と第二の導電層１７とをポリシリコン膜２２を介して接続していた。これに対し、本実施形態では、回路部１２と、第二の導電層１７とを半導体ウェハ１１表面層に形成されたウェル（不純物拡散層）１１１を介して接続されている。
なお、図１０は、図９のVII-VII方向の断面図である。図１１は、図９のIX-IX方向の断面図である。
また、他の点は前記実施形態と同様である。
【００３４】
以下に、本実施形態について詳細に説明する。
【００３５】
図１１に示すように、不純物拡散層１１１は、半導体ウェハ１１表面に不純物を拡散させたものであり、例えば、Ｐ＋の不純物拡散層である。この不純物拡散層１１１には、第二の導電層１７が電気的に接続される。また、不純物拡散層１１１と回路部１２とは、配線１２１を介して電気的に接続されている。
従って、不純物拡散層１１１は、本実施形態では、接地用の配線として機能することとなる。
【００３６】
さらに、本実施形態では、図９に示すように、第一の接続部１５に接続されるパッドは、スクライブ領域１４Ａの交点上に設けられた位置合わせマーク２４となっている。この位置合わせマーク２４は十字形状であり、第六の層間絶縁膜２１Ｆ中には、図示しないが第一の接続部１５と位置合わせマーク２４とを接続する接続線が設けられる。
【００３７】
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
【００３８】
（第三実施形態）
第一実施形態 では、シールリング１３は、第一の層間絶縁膜２１Ａにより、半導体ウェハ１１とは絶縁されていた。これに対し、本実施形態では、図１２に示すように、シールリング１３は、第一の層間絶縁膜２１Ａ中に設けられた金属製のコンタクト２３に接続され、半導体ウェハ１１と電気的に接続されている。他の点は、第一実施形態と同様である。
シールリング１３と、前記半導体ウェハ１１とは、前述した複数のコンタクト２３により接続されている。このコンタクト２３は、図１３の模式図にも示すように、シールリング１３の一部と半導体ウェハ１１とを接続しており、シールリング１３のように回路部１２の周囲を完全に囲むものではない。コンタクト２３は、所定の間隔をあけて点在している。ポリシリコン膜２２は、コンタクト２３間を通るように配置されている。
なお、図１３は、シールリング１３の一部を拡大し、模式的に示した平面図である。
他の点は、第一実施形態と同様である。なお、本実施形態において、第二実施形態と同様の位置あわせマーク２４を設けても良い。
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、第一の層間絶縁膜２１Ａ中にコンタクト２３が形成されているので、第一の層間絶縁膜２１Ａを湿気が透過するのをより確実に防止することができる。
また、位置合わせマーク２４を電源供給用のパッドとして使用しているので、電源供給用のパッドを新たに設ける必要がなく、製造コストの低減を図ることができる。
【００３９】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、第一実施形態、第三実施形態では、回路部１２と、第二の導電層１７とをポリシリコン膜２２を介して接続していたが、これに限らず、ポリシリコン膜２２にかえて、第二実施形態のように半導体ウェハ表面層に形成されたウェルにより接続してもよい。
たとえば、第三実施形態において、第二の導電層１７と、回路部１２とを第二実施形態のように、不純物拡散層１１１にて接続する場合には、シールリング１３、第二の導電層１７がいずれも、半導体ウェハ１１に接続されることとなる。そこで、図１４に示すように、半導体ウェハ１１に、半導体ウェハ１１と逆の導電型のｎ型の不純物拡散層１１２を形成し、この不純物拡散層１１２中にｐ型の不純物拡散層１１３を形成し、不純物拡散層１１３を介して、シールリング１３と、回路部１２とを接続すればよい。さらに、不純物拡散層１１１の電位を基板１１と異なる電位としたい場合には、半導体ウェハ１１と逆の導電型のｎ型の不純物拡散層を形成し、このｎ型の不純物拡散層中に不純物拡散層１１１を形成してもよい。
【００４０】
また、前記各実施形態では、第一の導電層１３と、第一の接続部１５との接続を切断する手段として、ヒューズＥを設けたが、これに限らず、前記導電層と、前記接続部との電気的接続を切断する手段として、回路や、スイッチを設けてもよい。
【００４１】
さらに、前記各実施形態では、半導体装置１の回路部１２は、誘導結合により、外部からのテスト信号を受けるものとしたが、これに限られるものではない。
半導体装置１の回路部１２は容量結合により、外部との通信を行うものとしてもよい。容量結合により、外部との通信を行う場合には、インダクタを設けず、パッドＰを介して、外部との通信をおこなってもよい。
たとえば、テスタ側の電極に電位変化を発生させてテスト信号を半導体装置１に出力する。半導体装置１側の通信部Ｔは、テスタ側からの信号を電気信号に変換し、回路部１２に出力する。
さらに、回路部１２には、複数の通信部Ｔが接続されているとしたが、複数の回路部のうち一部の回路部１２には、一つの通信部Ｔしか接続されていなくてもよい。
【００４２】
また、前記各実施形態では、半導体ウェハ１１上の全ての回路部１２が接続部を介して電気的に接続されていたが、これに限らず、一部の回路部同士のみが電気的に接続されていてもよい。また、たとえば、互いに電気的に接続された第一の回路部群と、互いに電気的に接続された第二の回路部群とがあり、第一の回路部群と第二の回路部群とは、電気的に接続されていなくてもよい。
このような場合には、第一の回路部群のテストと、第二の回路部群のテストとを別々に行うことが可能である。
【００４３】
さらに、前記各実施形態では、シールリング１３を介して電源を供給し、第二の導電層１７を介して接地していたが、これに限らず、たとえば、シールリング１３を介して接地を行い、第二の導電層を介して電源を供給してもよい。
また、前記各実施形態では、パッド１６を第一の接続部１５に接続していたが、これに限らず、パッド１６を直接シールリング１３に接続してもよい。同様にパッド１９を第二の導電層１７に接続してもよい。
【００４４】
さらに、前記各実施形態では、第一の接続部１５により、シールリング１３の対向する辺同士を接続し、第一の接続部１５はスクライブ領域１４Ａ１の一部をまたぐとしたが、これに限らず、たとえば、シールリング１３の角部同士を第一の接続部で接続し、第一の接続部をスクライブ領域１４Ａ２の一部をまたぐものとしてもよい。
同様に、第二の接続部を第二の導電層１７の角部同士を接続し、スクライブ領域１４Ａ２の一部をまたぐものとしてもよい。
また、第一実施形態において、第一の接続部１５に接続されるパッドを位置あわせマーク２４としてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第一実施形態にかかる半導体装置の平面を模式的に示した図である。
【図２】図１のII-II方向の断面図である。
【図３】図１のIII-III方向の断面図である。
【図４】図１のIV-IV方向の断面図である。
【図５】半導体装置の回路部とパッドとの関係を模式的に示した図である。
【図６】第一実施形態の回路部と、ボンディングパッドと、通信部との関係を示すブロック図である。
【図７】半導体装置のテストを行う状態を模式的に示す図である。
【図８】半導体装置の回路部とパッドとの関係を模式的に示した図である。
【図９】本発明の第二実施形態にかかる半導体装置の平面を模式的に示した図である。
【図１０】図９のVII-VII方向の断面図である。
【図１１】図９のIX-IX方向の断面図である。
【図１２】本発明の第三実施形態にかかる半導体装置の断面図である。
【図１３】シールリングの一部を拡大した図である。
【図１４】本発明の変形例を示す図である。
【図１５】従来の半導体装置を示す図である。
【符号の説明】
【００４６】
１ 半導体装置
３ テスタ
１１ 半導体ウェハ
１２ 回路部
１３ シールリング（第一の導電層）
１４Ａ スクライブ領域
１４Ａ１ スクライブ領域
１４Ａ２ スクライブ領域
１４Ｂ 半導体チップ形成領域
１５ 第一の接続部
１６ パッド
１７ 第二の導電層
１８ 第二の接続部
１９ パッド
２１Ａ 層間絶縁膜
２１Ｂ 層間絶縁膜
２１Ｃ 層間絶縁膜
２１Ｄ 層間絶縁膜
２１Ｅ 層間絶縁膜
２１Ｆ 層間絶縁膜
２１ 絶縁層
２２ ポリシリコン膜
２３ コンタクト
２４ 位置あわせマーク
２５ 接地線
２６ 電源線
２７ 信号線
３１ インダクタ
１００ 半導体装置
１０１，１０２ 配線
１０４ 半導体チップ
１１１ 不純物拡散層
１１２ 不純物拡散層
１１３ 不純物拡散層
１２１ 配線
１３１ 金属層
１３２ ビア
１３３ 金属層
１３４ ビア
１３５ 金属層
１７１ ビア
１７２ 金属層
Ｅ 電気ヒューズ
Ｐ ボンディングパット
Ｔ 通信部
Ｆ 絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体チップの製造過程において、半導体ウェハ上に複数の半導体チップの回路部が形成された状態で、前記回路部のテストを行うことがある。
このとき、非接触で外部装置と通信を行い、回路部のテストを行う方法が提案されている（たとえば、特許文献１参照）。
このようなテストを行う場合において、電源の供給や、接地までも非接触で行うことは難しい。そのため、各回路部にそれぞれ接続されるパッドを形成し、このパッドに探針して電源を供給したり、接地したりしている。外部装置との通信を非接触で行っても、各回路部ごとに、それぞれに接続されたパッドそれぞれにピンをあてて、電源を供給したり、接地したりするため、接触方式で行う際に生じる手間、すなわち、複数のパッドと複数のピンとの位置合わせに手間を要するという課題が生じてしまう。
そこで、特許文献１では、図１５に示すような半導体装置１００を提案している。この半導体装置１００では、各半導体チップ１０４がスクライブ領域の配線１０１、１０２に接続されている。
この配線１０１，１０２を介して電源を供給したり、接地したりすることで、一部の半導体チップ１０４の電源パッドにピンをたてれば、電源が供給できるとされている。
【０００３】
【特許文献１】特開２００５−３０８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置１００では、以下のような課題がある。
この半導体装置１００においては、スクライブ領域全域にわたって、配線１０１，１０２が引き回されている。従って、半導体装置１００を半導体チップ１０４ごとにダイシングする際に、多量の配線の屑が発生してしまう。このような多量の屑は、半導体チップに付着し、半導体チップの性能に影響をおよぼすことがある。
さらには、通常、スクライブ領域内には、半導体チップ内部のトランジスタの性能をチェックするような回路や、アライメントマーク等が形成される。従って、特許文献１のように、スクライブ領域全域にわたって電源配線を引き回すことは、現実には困難である。
【課題を解決するための手段】
【０００５】
本発明によれば、複数の半導体チップ形成領域と、前記半導体チップ形成領域間に位置するスクライブ領域とが形成された半導体ウェハと、前記半導体ウェハの各半導体チップ形成領域内に設けられた半導体チップの回路部と、前記各半導体チップ形成領域内に設けられ、各回路部に電気的にそれぞれ接続される複数の第一の導電層と、前記第一の導電層同士を前記クライブ領域の一部をまたいで電気的に接続する第一の接続部と、前記回路部に接続され、容量結合あるいは誘導結合により外部との信号の通信を行う通信部とを有し、前記第一の導電層および前記第一の接続部の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッドが設けられている半導体装置が提供される。
【０００６】
この発明によれば、半導体装置は、各半導体チップの回路部に電気的に接続される第一の導電層と、第一の導電層同士を前記半導体ウェハのスクライブ領域の一部をまたいで電気的に接続する第一の接続部とを有する。そして、第一の導電層および第一の接続部の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッドが設けられている。
そのため、一つのパッドを介して、複数の半導体チップの回路部に電源を供給したり、接地したりすることができる。
これにより、従来の半導体装置のように、多数のパッドと、多数のピンとの位置あわせに手間がかかってしまうことを防止できる。
本発明の半導体装置では、回路部のテストを行う際に、外部との通信を容量結合あるいは誘導結合により非接触で行うことができ、かつ、一つのパッドを介して、複数の半導体チップの回路部に電源を供給したり、接地したりすることができるので、半導体装置の回路部のテストを行う際に、多数のパッドと、多数のピンとの位置あわせに手間がかかってしまうことを確実に防止でき、テストを行い易くすることができる。
さらに、従来の半導体装置に比べ、パッドの数を低減させることが可能となる。
【０００７】
また、本発明では、半導体チップを安定的に製造することができる。
これは以下のような理由によるものである。
各半導体チップの回路部に接続される第一の導電層同士を接続する接続部は、スクライブ領域の一部をまたいで配置される。
特許文献１に開示された半導体装置のように、スクライブ領域全域にわたって配線が形成されないため、ダイシングを行う際に、大量の屑が発生してしまうことを抑制できる。これにより、半導体チップの性能の低下等を防止することができ、半導体チップを安定的に製造することができる。
【０００８】
さらには、第一の接続部は、スクライブ領域の一部をまたいで配置されるため、第一の接続部がスクライブ領域に形成される半導体チップ内部のトランジスタの性能をチェックするような回路や、アライメントマーク等のじゃまにならない。これにより、スクライブ領域の有効活用を図ることができる。
【発明の効果】
【０００９】
本発明によれば、手間を要さずに回路部のテストを行うことができるとともに、スクライブ領域の有効活用を図ることができ、さらには半導体チップを安定的に製造することができ、非接触で外部との通信を行うことができる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一実施形態）
以下、本発明の実施形態を図面に基づいて説明する。
はじめに、図１を参照して、本実施形態の半導体装置１の概要について説明する。図１は半導体装置１の平面図を模式的に示す図である。
本実施形態の半導体装置１は、複数の半導体チップ形成領域１４Ｂと、半導体チップ形成領域１４Ｂ間に位置するスクライブ領域１４Ａとが形成された半導体ウェハ１１と、半導体ウェハ１１上に設けられた複数の半導体チップの回路部１２と、前記各半導体チップ形成領域１４Ｂ内に設けられ、各回路部１２に電気的に接続される複数の第一の導電層１３と、第一の導電層１３同士をスクライブ領域１４Ａの一部をまたいで電気的に接続する第一の接続部１５とを有する。
前記第一の導電層１３および前記第一の接続部１５の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッド１６が設けられている。
さらに、この半導体装置１は、回路部１２に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部Ｔを有する。（図５参照）
【００１１】
次に、本実施形態の半導体装置１の詳細について説明する。
半導体装置１は、前述した半導体ウェハ１１、回路部１２、第一の導電層１３、第一の接続部１５、パッド１６、通信部Ｔに加え、第二の導電層１７，第二の接続部１８、パッド１９を備えている。
半導体ウェハ１１は、たとえば、シリコンウェハである。この半導体ウェハ１１上には、複数の半導体チップ形成領域１４Ｂが形成されており、対向する半導体チップ形成領域１４Ｂ間は、スクライブ領域１４Ａとなっている。
半導体チップ形成領域１４Ｂは、図１の点線で囲んだ領域であり、本実施形態では、４つ以上形成されて、マトリクス状に配置される。ここでは、ｎ行×ｍ列（ｎ、ｍ≧２）のマトリクス状に配置される。
また、半導体ウェハ１１上には、複数のスクライブ領域１４Ａが形成されている。図１には、スクライブ領域１４Ａのうち、一対の半導体チップ形成領域１４Ｂ間にそれぞれ位置する４つのスクライブ領域１４Ａ１と、４つの半導体チップ形成領域１４Ｂに挟まれる一つのスクライブ領域１４Ａ２とが示されている。スクライブ領域１４Ａ１と、スクライブ領域１４Ａ２とで、スクライブ領域は全体として格子状に形成される。
【００１２】
各半導体チップ形成領域１４Ｂ内には、それぞれ半導体チップの回路部１２が形成されている。
半導体チップ形成領域１４Ｂ内であって各回路部１２の外周側には、回路部１２の周囲を完全に囲むように、平面リング状の第一の導電層１３が設けられている。
【００１３】
この第一の導電層１３は、シールリング１３である。このシールリング１３は、図２の断面図に示すように、半導体ウェハ１１上の絶縁層２１内に形成されている。図２は、図１のＩＩ−ＩＩ方向の断面図である。
【００１４】
絶縁層２１は、半導体ウェハ１１の半導体チップ形成領域１４Ｂおよびスクライブ領域１４Ａを被覆している。この絶縁層２１は、半導体ウェハ１１側から第一〜第六の層間絶縁膜２１Ａ〜２１Ｆが積層されたものである。なお、図示しないが、第六の層間絶縁膜２１Ｆ上にはパッシベーション膜が形成されている。
第一の層間絶縁膜２１Ａは、シリコン酸化膜であり、第二〜第六の層間絶縁膜２１Ｂ〜２１Ｆは、シリコン酸化膜よりも誘電率が低いＬｏｗ−Ｋ膜である。
【００１５】
シールリング１３は、第二の層間絶縁膜２１Ｂ中に形成された金属層１３１と、第三の層間絶縁膜２１Ｃに形成されたビア１３２と、第四の層間絶縁膜２１Ｄに形成された金属層１３３と、第五の層間絶縁膜２１Ｅに形成されたビア１３４と、第六の層間絶縁膜２１Ｆに形成された金属層１３５とを備えて構成されている。
金属層１３１，１３３，１３５，ビア１３２，１３４は、たとえば、銅を主成分とする導電体である。
なお、シールリング１３は第一の層間絶縁膜２１Ａ中には形成されておらず、シールリング１３は、第一の層間絶縁膜２１Ａにより、半導体ウェハ１１に対し絶縁されている。
【００１６】
このシールリング１３の金属層１３１は、図示しないが、回路部１２内の配線に接続されている。
また、シールリング１３は、図１に示したように平面矩形枠状に形成されている。さらに、このシールリング１３は、図１のIII-III方向の断面図である図３に示すように、スリット状（壁状）に形成されており、回路部１２の周囲を完全に囲んでいる。
【００１７】
隣接し、対向配置されたシールリング１３同士（マトリクス状に配置された半導体チップ形成領域１４Ｂの行方向、および列方向に隣接するシールリング１３同士）は、導電性の第一の接続部１５により接続されている。ここでは、第一の接続部１５は、金属層、例えば銅を主成分とする層である。これにより、本実施形態では、すべての回路部１２がシールリング１３および第一の接続部１５を介して電気的に接続されることとなる。
【００１８】
この第一の接続部１５は、第六の層間絶縁膜２１Ｆ内に形成され、対向する一対のシールリング１３の対向する領域間、具体的には、対向する一対の辺同士を接続している。
さらに、この第一の接続部１５は、各半導体チップ形成領域１４Ｂ間のスクライブ領域１４Ａ１をまたぐように配置されている。第一の接続部１５は、スクライブ領域１４Ａ１の一部のみをまたぐように配置され、スクライブ領域１４Ａ１全域にわたって形成されていない。
また、半導体ウェハ１１を平面視した際に、第一の接続部１５はスクライブ領域１４Ａ１の長手方向（ダイシングラインに沿った方向）と交差する方向（ここでは、略直交する方向）に延在しており、第一の接続部１５の長手方向が、スクライブ領域１４Ａ１の長手方向（ダイシングライン）と交差（直交）している。
なお、本実施形態では、スクライブ領域１４Ａ１，１４Ａ２には、ダイシングラインに沿って延びる電源供給用の配線および接地用の配線は配置されていない。
さらに、第一の接続部１５上には、パッド１６が設けられる。このパッド１６は、前述したパッシベーション膜上に設けられ、パッシベーション膜に形成された開口を通るコンタクトを介して第一の接続部１５に接続される。
【００１９】
このような第一の接続部１５とシールリング１３との間には、電気ヒューズＥが設けられている（図２参照）。
この電気ヒューズＥは、第一の接続部１５とシールリング１３との電気的接続を切断する手段であり、回路部１２に大電流が流れた場合に、切断され、他の回路部１２を大電流から保護するためのものである。
本実施形態では、電気ヒューズＥは、シールリング１３の金属層１３３と、第一の接続部１５とを接続しており、金属層１３３から延びる第一の領域Ｅ１と、この第一の領域Ｅ１から第一の接続部１５へ向かって延びる第二の領域Ｅ２とを有し、断面略Ｌ字型となっている。
【００２０】
図１に示すように、パッド１６は、外部電源供給用のものであり、このパッド１６を介して、電源が供給される。パッド１６は、スクライブ領域１４Ａに配置される。
パッド１６は、一部の第一の接続部１５に接続されていればよく、各第一の接続部１５上に設けられている必要はない。
【００２１】
再度、図１に示すように、第二の導電層１７は、シールリング１３の外周側に配置され、各シールリング１３を囲むようにリング状に設けられている。本実施形態では、第二の導電層１７はシールリング１３と同様、平面矩形枠状に形成されている。
この第二の導電層１７は、図４に示すように、第一の層間絶縁膜２１Ａ内に形成されたビア１７１と、第二の層間絶縁膜２１Ｂ内に形成された金属層１７２とを備える。ビア１７１，金属層１７２はいずれも銅を主成分とする導電体である。
金属層１７２は平面矩形枠状に形成されており、ビア１７１は所定の間隔をあけて、点在して配置されている。
【００２２】
第一の層間絶縁膜２１Ａ内に形成されたビア１７１は、第一の層間絶縁膜２１Ａ内のポリシリコン膜２２に接続されている。ポリシリコン膜２２は、シールリング１３や、第二の導電層１７の辺と直交するように延在し、平面略矩形形状となっている。このポリシリコン膜２２は、シールリング１３の辺の下側を通り、回路部１２の配線１２１に接続される。このポリシリコン膜２２は、ゲート電極を形成する際に、同時に形成することができる。なお、ポリシリコン膜２２と、基板１１との間には、ゲート絶縁膜Ｆが配置されている。
【００２３】
図１に示すように、第二の導電層１７のうち、隣接し対向する第二の導電層１７同士は、金属層１７２が第二の接続部１８により電気的に接続されている。
第二の接続部１８は、第二の層間絶縁膜２１Ｂ内に形成されている。また、第二の接続部１８は、第一の接続部１５同様、対向する一対の第二の接続部１８の対向する領域間、具体的には、対向する一対の辺同士を接続している。
さらに、この第二の接続部１８は、各半導体チップ形成領域１４Ｂ間のスクライブ領域１４Ａ１をまたぐように配置されている。第二の接続部１８は、スクライブ領域１４Ａ１の一部のみをまたぐように配置され、スクライブ領域１４Ａ１全域にわたって形成されていない。
また、半導体ウェハ１１を平面視した際に、第二の接続部１８はスクライブ領域１４Ａ１の長手方向（ダイシングラインに沿った方向）と交差する方向（ここでは、略直交する方向）に延在しており、第二の接続部１８の長手方向が、スクライブ領域１４Ａ１の長手方向（ダイシングライン）と交差（直交）している。
さらに、このような第二の接続部１８上には、パッド１９が設けられる。このパッド１９は、前述したパッシベーション膜上に設けられ、パッシベーション膜に形成された開口、さらには、第三の層間絶縁膜２１Ｃ、第四の層間絶縁膜２１Ｄ、第五の層間絶縁膜２１Ｅ、第六の層間絶縁膜２１Ｆを貫通するコンタクト（図示略）介して第二の接続部１８に接続される。
このパッド１９は、接地用のものである。このパッド１９は、スクライブ領域１４Ａに配置される。パッド１９も、一部の第二の接続部１８に接続されていればよく、各第二の接続部１８上に設けられている必要はない。
【００２４】
さらに、図５に示すように、半導体装置１は、各半導体チップ形成領域１４Ｂ内に、通信部Ｔを有する。この通信部Ｔは、回路部１２に接続されている。ここで、通信部Ｔは、インダクタであり、たとえば、絶縁膜２１Ｅ内に形成されている。通信部Ｔ上には、絶縁膜２１Ｆ等を介して、ボンディングパッドＰが積層されている。
通信部Ｔは、一つの回路部１２に対し複数接続されている。通信部Ｔは、電磁誘導により、非接触で外部との通信を行う。なお、図５において、符号２６は、電源線（シールリング１３や、第一の接続部１５を含んで構成される）、符号２７は回路部１２と、通信部Ｔや、ボンディングパットＰとを接続する信号線、符号２５は、接地線（シールリング１７、第二の接続部１８を含んで構成される）を示す。
半導体装置１の回路構成を図６に示す。通信部ＴおよびボンディングパッドＰは、回路部１２にそれぞれ接続されている。また、各通信部Ｔは、回路部１２の異なる領域に接続されている。
なお、本実施形態では、各半導体チップ形成領域１４Ｂ内に非接触で外部との通信を行う通信部Ｔがあるとしたが、これに限らず、一部の半導体チップ形成領域１４Ｂ内に接触方式で外部との通信を行う通信部があってもよい。
また、ここでは、通信部Ｔは、ボンディングパッドＰに積層されているとしたが、これに限らず、図８に示すように、半導体チップ形成領域１４Ｂであって、ボンディングパッドＰの外周に設けられていてもよい。ここでは、通信部Ｔは、ボンディングパッドＰの外周を囲むように設けられている。
【００２５】
次に、このような半導体装置１のテスト方法について説明する。
まず、一つのパッド１６にプローブピンをたて、電源電圧を供給する。
一方で、一つのパッド１９にプローブピンをたて接地する。
パッド１６は、第一の接続部１５に接続されているため、第一の接続部１５を介して２つのシールリング１３に電源が供給されることとなる。さらに、シールリング１３は他の第一の接続部１５を介して他のシールリング１３に接続されているため、他のシールリング１３にも電源が供給される。
一方、各シールリング１３は各回路部１２に接続されており、さらには、各回路部１２は、ポリシリコン膜２２、第二の導電層１７、第二の接続部１８を介してパッド１９に接続されている。
以上のような構成により、各回路部１２に電源が供給され、各回路部１２が駆動可能となる。
次に、図７に示すように、半導体装置１に対し、テスタ３を近づける。このテスタ３は、インダクタ３１を複数有する。テスタ３のインダクタ３１が、半導体装置１の通信部Ｔと対向するように、テスタ３と、半導体装置１とを接触しないように配置する。そして、テスタ３側のインダクタ３１から、それぞれテスト信号を半導体装置１に出力する。半導体装置１側の通信部Ｔは、テスタ３側のインダクタからの信号を電気信号に変換し、回路部１２に供給する。これにより回路部１２が駆動し、半導体装置１のテストが行われる。
なお、ここでは、テスタ３側から半導体装置１に向かって信号が送信されるとしたが、これに限らず、半導体装置１側からテスタ側に向かって信号が送信されるとしてもよい。
半導体装置１は、以上のようなテストが終了した後、半導体チップごとにダイシングされる。第一の接続部１５、第二の接続部１８、パッド１６，１９は、スクライブ領域１４Ａに設けられているため、ダイシングにおいて切断されることとなる。
【００２６】
次に、本実施形態の作用効果について説明する。
半導体装置１は、各半導体チップの回路部１２に電気的に接続されるシールリング１３と、シールリング１３同士を接続する第一の接続部１５とを備える。また、半導体装置１は、各半導体チップの回路部１２に接続される第二の導電層１７と、各第二の導電層１７同士を接続する第二の接続部１８とを備える。
そして、一部の第一の接続部１５には、電源供給用のパッド１６が接続され、一部の第二の接続部１８には接地用のパッド１９が接続されている。
従って、電源供給用のパッド１６に電源供給用のプローブピンを接触させ、接地用のパッド１９に接地用のプローブピンを接触させることで、複数の回路部１２に同時に電源を供給することができる。
これにより、従来の半導体装置のように、多数のパッドと、多数のピンとの位置あわせに手間がかかってしまうことを防止できる。さらに、従来の半導体装置に比べ、パッドの数を低減させることが可能となる。
【００２７】
また、半導体装置１は、各半導体チップの回路部１２に電気的に接続されるシールリング１３と、シールリング１３同士を接続する第一の接続部１５とを備える。また、半導体装置１は、各半導体チップの回路部１２に接続される第二の導電層１７と、各第二の導電層１７同士を接続する第二の接続部１８とを備える。
第一の接続部１５および第二の接続部１８は、半導体ウェハのスクライブ領域１４Ａの一部をまたいで配置されている。
特許文献１に開示された半導体装置のように、スクライブ領域全周にわたって電源用の配線が形成されている場合には、ダイシングを行う際に、大量の屑が発生してしまうが、本実施形態のように、第一の接続部１５および第二の接続部１８を、スクライブ領域１４Ａの一部をまたいで配置することで、ダイシングの際の、大量の屑の発生を防止することができる。
さらには、第一の接続部１５、第二の接続部１８は、スクライブ領域１４Ａの一部をまたいで配置されるため、スクライブ領域１４Ａに形成される半導体チップ内部のトランジスタの性能をチェックするような回路や、アライメントマーク等のじゃまにならない。
【００２８】
さらに、本実施形態では、回路部１２への電源供給にシールリング１３を使用している。このシールリング１３は、回路部１２への湿気の透過を防止するものである。このようなシールリング１３を使用して、回路部１２への電源供給を行うことで、新たな部材を設ける必要がなく、製造コストの増加を抑制することができる。
【００２９】
また、本実施形態では、第一の接続部１５は、対向する一対のシールリング１３の対向する辺間を接続しており、さらに、スクライブ領域１４Ａ１のダイシングラインと略直交する方向に延在している。
同様に、第二の接続部１８も、対向する第二の導電層１７の対向する辺間を接続しており、スクライブ領域１４Ａ１のダイシングラインと略直交する方向に延在している。
このようにすることで、第一の接続部１５、第二の接続部１８の長さを比較的短くし、スクライブ領域１４Ａ１において、第一の接続部１５、第二の接続部１８の占める割合を小さくすることで、スクライブ領域１４Ａ１の有効活用を図ることができる。
【００３０】
また、本実施形態では、シールリング１３の下部に配置された第一の層間絶縁膜２１Ａ中にポリシリコン膜２２を設け、このポリシリコン膜２２を介して、第二の導電層１７と、回路部１２とを接続している。すなわち、ポリシリコン膜２２が接地用配線として機能している。これにより、電源供給に使用されるシールリング１３と、接地用配線として使用されるポリシリコン膜２２とが干渉せず、各回路部１２を確実に電源を供給し、駆動させることができる。
また、このようにシールリング１３と干渉しないポリシリコン膜２２を設けることで、シールリング１３を電源供給用として使用することができ、新たな部材を設ける必要がなく、製造コストの増加を抑制することができる。
【００３１】
さらに、本実施形態では、第一の層間絶縁膜２１Ａには、シールリング１３が設けられていない。しかしながら、第一の層間絶縁膜２１Ａは、シリコン酸化膜であるため、湿気を通しにくいため、シールリング１３が設けられていなくても、回路部１２を湿気から保護することができる。
【００３２】
さらに、本実施形態では、ボンディングパッドＰと、通信部Ｔとが積層された構造となっている。これにより、通信部Ｔと、ボンディングパットＰとを効率的に配置することができ、半導体装置１の大型化を防止できる。
また、本実施形態の半導体装置１は一つの回路部１２につき、複数の通信部Ｔが接続されており、各通信部Ｔは回路部１２の異なる領域に接続されている。そのため、回路部１２のうち、異なる領域を一度にテストすることが可能である。
【００３３】
（第二実施形態）
図９〜１１を参照して、本発明の第二実施形態について説明する。
第一実施形態 では、回路部１２と第二の導電層１７とをポリシリコン膜２２を介して接続していた。これに対し、本実施形態では、回路部１２と、第二の導電層１７とを半導体ウェハ１１表面層に形成されたウェル（不純物拡散層）１１１を介して接続されている。
なお、図１０は、図９のVII-VII方向の断面図である。図１１は、図９のIX-IX方向の断面図である。
また、他の点は前記実施形態と同様である。
【００３４】
以下に、本実施形態について詳細に説明する。
【００３５】
図１１に示すように、不純物拡散層１１１は、半導体ウェハ１１表面に不純物を拡散させたものであり、例えば、Ｐ＋の不純物拡散層である。この不純物拡散層１１１には、第二の導電層１７が電気的に接続される。また、不純物拡散層１１１と回路部１２とは、配線１２１を介して電気的に接続されている。
従って、不純物拡散層１１１は、本実施形態では、接地用の配線として機能することとなる。
【００３６】
さらに、本実施形態では、図９に示すように、第一の接続部１５に接続されるパッドは、スクライブ領域１４Ａの交点上に設けられた位置合わせマーク２４となっている。この位置合わせマーク２４は十字形状であり、第六の層間絶縁膜２１Ｆ中には、図示しないが第一の接続部１５と位置合わせマーク２４とを接続する接続線が設けられる。
【００３７】
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
【００３８】
（第三実施形態）
第一実施形態 では、シールリング１３は、第一の層間絶縁膜２１Ａにより、半導体ウェハ１１とは絶縁されていた。これに対し、本実施形態では、図１２に示すように、シールリング１３は、第一の層間絶縁膜２１Ａ中に設けられた金属製のコンタクト２３に接続され、半導体ウェハ１１と電気的に接続されている。他の点は、第一実施形態と同様である。
シールリング１３と、前記半導体ウェハ１１とは、前述した複数のコンタクト２３により接続されている。このコンタクト２３は、図１３の模式図にも示すように、シールリング１３の一部と半導体ウェハ１１とを接続しており、シールリング１３のように回路部１２の周囲を完全に囲むものではない。コンタクト２３は、所定の間隔をあけて点在している。ポリシリコン膜２２は、コンタクト２３間を通るように配置されている。
なお、図１３は、シールリング１３の一部を拡大し、模式的に示した平面図である。
他の点は、第一実施形態と同様である。なお、本実施形態において、第二実施形態と同様の位置あわせマーク２４を設けても良い。
このような本実施形態によれば、前記実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、第一の層間絶縁膜２１Ａ中にコンタクト２３が形成されているので、第一の層間絶縁膜２１Ａを湿気が透過するのをより確実に防止することができる。
また、位置合わせマーク２４を電源供給用のパッドとして使用しているので、電源供給用のパッドを新たに設ける必要がなく、製造コストの低減を図ることができる。
【００３９】
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、第一実施形態、第三実施形態では、回路部１２と、第二の導電層１７とをポリシリコン膜２２を介して接続していたが、これに限らず、ポリシリコン膜２２にかえて、第二実施形態のように半導体ウェハ表面層に形成されたウェルにより接続してもよい。
たとえば、第三実施形態において、第二の導電層１７と、回路部１２とを第二実施形態のように、不純物拡散層１１１にて接続する場合には、シールリング１３、第二の導電層１７がいずれも、半導体ウェハ１１に接続されることとなる。そこで、図１４に示すように、半導体ウェハ１１に、半導体ウェハ１１と逆の導電型のｎ型の不純物拡散層１１２を形成し、この不純物拡散層１１２中にｐ型の不純物拡散層１１３を形成し、不純物拡散層１１３を介して、シールリング１３と、回路部１２とを接続すればよい。さらに、不純物拡散層１１１の電位を基板１１と異なる電位としたい場合には、半導体ウェハ１１と逆の導電型のｎ型の不純物拡散層を形成し、このｎ型の不純物拡散層中に不純物拡散層１１１を形成してもよい。
【００４０】
また、前記各実施形態では、第一の導電層１３と、第一の接続部１５との接続を切断する手段として、ヒューズＥを設けたが、これに限らず、前記導電層と、前記接続部との電気的接続を切断する手段として、回路や、スイッチを設けてもよい。
【００４１】
さらに、前記各実施形態では、半導体装置１の回路部１２は、誘導結合により、外部からのテスト信号を受けるものとしたが、これに限られるものではない。
半導体装置１の回路部１２は容量結合により、外部との通信を行うものとしてもよい。容量結合により、外部との通信を行う場合には、インダクタを設けず、パッドＰを介して、外部との通信をおこなってもよい。
たとえば、テスタ側の電極に電位変化を発生させてテスト信号を半導体装置１に出力する。半導体装置１側の通信部Ｔは、テスタ側からの信号を電気信号に変換し、回路部１２に出力する。
さらに、回路部１２には、複数の通信部Ｔが接続されているとしたが、複数の回路部のうち一部の回路部１２には、一つの通信部Ｔしか接続されていなくてもよい。
【００４２】
また、前記各実施形態では、半導体ウェハ１１上の全ての回路部１２が接続部を介して電気的に接続されていたが、これに限らず、一部の回路部同士のみが電気的に接続されていてもよい。また、たとえば、互いに電気的に接続された第一の回路部群と、互いに電気的に接続された第二の回路部群とがあり、第一の回路部群と第二の回路部群とは、電気的に接続されていなくてもよい。
このような場合には、第一の回路部群のテストと、第二の回路部群のテストとを別々に行うことが可能である。
【００４３】
さらに、前記各実施形態では、シールリング１３を介して電源を供給し、第二の導電層１７を介して接地していたが、これに限らず、たとえば、シールリング１３を介して接地を行い、第二の導電層を介して電源を供給してもよい。
また、前記各実施形態では、パッド１６を第一の接続部１５に接続していたが、これに限らず、パッド１６を直接シールリング１３に接続してもよい。同様にパッド１９を第二の導電層１７に接続してもよい。
【００４４】
さらに、前記各実施形態では、第一の接続部１５により、シールリング１３の対向する辺同士を接続し、第一の接続部１５はスクライブ領域１４Ａ１の一部をまたぐとしたが、これに限らず、たとえば、シールリング１３の角部同士を第一の接続部で接続し、第一の接続部をスクライブ領域１４Ａ２の一部をまたぐものとしてもよい。
同様に、第二の接続部を第二の導電層１７の角部同士を接続し、スクライブ領域１４Ａ２の一部をまたぐものとしてもよい。
また、第一実施形態において、第一の接続部１５に接続されるパッドを位置あわせマーク２４としてもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第一実施形態にかかる半導体装置の平面を模式的に示した図である。
【図２】図１のII-II方向の断面図である。
【図３】図１のIII-III方向の断面図である。
【図４】図１のIV-IV方向の断面図である。
【図５】半導体装置の回路部とパッドとの関係を模式的に示した図である。
【図６】第一実施形態の回路部と、ボンディングパッドと、通信部との関係を示すブロック図である。
【図７】半導体装置のテストを行う状態を模式的に示す図である。
【図８】半導体装置の回路部とパッドとの関係を模式的に示した図である。
【図９】本発明の第二実施形態にかかる半導体装置の平面を模式的に示した図である。
【図１０】図９のVII-VII方向の断面図である。
【図１１】図９のIX-IX方向の断面図である。
【図１２】本発明の第三実施形態にかかる半導体装置の断面図である。
【図１３】シールリングの一部を拡大した図である。
【図１４】本発明の変形例を示す図である。
【図１５】従来の半導体装置を示す図である。
【符号の説明】
【００４６】
１ 半導体装置
３ テスタ
１１ 半導体ウェハ
１２ 回路部
１３ シールリング（第一の導電層）
１４Ａ スクライブ領域
１４Ａ１ スクライブ領域
１４Ａ２ スクライブ領域
１４Ｂ 半導体チップ形成領域
１５ 第一の接続部
１６ パッド
１７ 第二の導電層
１８ 第二の接続部
１９ パッド
２１Ａ 層間絶縁膜
２１Ｂ 層間絶縁膜
２１Ｃ 層間絶縁膜
２１Ｄ 層間絶縁膜
２１Ｅ 層間絶縁膜
２１Ｆ 層間絶縁膜
２１ 絶縁層
２２ ポリシリコン膜
２３ コンタクト
２４ 位置あわせマーク
２５ 接地線
２６ 電源線
２７ 信号線
３１ インダクタ
１００ 半導体装置
１０１，１０２ 配線
１０４ 半導体チップ
１１１ 不純物拡散層
１１２ 不純物拡散層
１１３ 不純物拡散層
１２１ 配線
１３１ 金属層
１３２ ビア
１３３ 金属層
１３４ ビア
１３５ 金属層
１７１ ビア
１７２ 金属層
Ｅ 電気ヒューズ
Ｐ ボンディングパット
Ｔ 通信部
Ｆ 絶縁膜
【特許請求の範囲】
【請求項１】
複数の半導体チップ形成領域と、前記半導体チップ形成領域間に位置するスクライブ領域とが形成された半導体ウェハと、
前記半導体ウェハの前記各半導体チップ形成領域内に設けられた半導体チップの回路部と、
前記各半導体チップ形成領域内に設けられ、前記各回路部に電気的にそれぞれ接続される複数の第一の導電層と、
前記第一の導電層同士を前記クライブ領域の一部をまたいで電気的に接続する第一の接続部と、
前記回路部に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部とを有し、
前記第一の導電層および前記第一の接続部の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッドが設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記通信部は、前記回路部に接続されたボンディングパットに積層して設けられている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記通信部は、前記回路部に接続されたボンディングパットの外周に設けられている半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記回路部には、複数の前記通信部が接続されている半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記第一の導電層は、前記各回路部を囲むように設けられるシールリングである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第一の接続部は、隣接する一対の前記回路部に接続された一対の前記シールリングの対向する領域間を接続するものである半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第一の接続部は、前記スクライブ領域のダイシングラインと略直交する方向に延在する半導体装置。
【請求項８】
請求項５乃至７のいずれかに記載の半導体装置において、
前記半導体ウェハ上には絶縁膜が設けられており、
前記シールリングは、前記絶縁膜上に配置され、
各半導体チップ形成領域内であり、前記各シールリングの外側の前記絶縁膜上には、第二の導電層が設けられ、
前記回路部と、前記第二の導電層とは、前記シールリングの下方を通り、前記絶縁膜内部を通るポリシリコン膜を介して接続され、
前記第二の導電層同士は、前記スクライブ領域の一部をまたいで配置される第二の接続部により電気的に接続される半導体装置。
【請求項９】
請求項５乃至７のいずれかに記載の半導体装置において、
前記半導体ウェハ上には絶縁膜が設けられており、
前記シールリングは、前記絶縁膜上に配置され、
各半導体チップ形成領域内であり、前記各シールリングの外側の前記絶縁膜上には、第二の導電層が設けられ、
前記回路部と、前記第二の導電層とは、前記シールリングの下方を通り、前記半導体ウェハ表面層に形成された不純物拡散層を介して接続され、
前記第二の導電層同士は、前記スクライブ領域の一部をまたいで配置される第二の接続部により電気的に接続される半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記シールリングと、前記半導体ウェハとは、前記絶縁膜に設けられた複数のコンタクトにより接続されており、
前記ポリシリコン膜あるいは前記不純物拡散層は、前記半導体ウェハを平面視した際に、前記コンタクト間を通るように配置されている半導体装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の半導体装置において、
前記第二の接続部は、各回路部に接続された前記第二の導電層のうち、対向する領域間を接続するものである半導体装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体装置において、
前記パッドは、前記スクライブ領域に形成された位置合わせマークである半導体装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の半導体装置において、
前記第一の導電層と、前記第一の接続部との電気的接続を切断する手段を備える半導体装置。
【請求項１】
複数の半導体チップ形成領域と、前記半導体チップ形成領域間に位置するスクライブ領域とが形成された半導体ウェハと、
前記半導体ウェハの前記各半導体チップ形成領域内に設けられた半導体チップの回路部と、
前記各半導体チップ形成領域内に設けられ、前記各回路部に電気的にそれぞれ接続される複数の第一の導電層と、
前記第一の導電層同士を前記クライブ領域の一部をまたいで電気的に接続する第一の接続部と、
前記回路部に接続され、容量結合あるいは誘導結合により外部との通信を行う通信部とを有し、
前記第一の導電層および前記第一の接続部の少なくともいずれか一方に、外部電源供給用あるいは接地用のパッドが設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記通信部は、前記回路部に接続されたボンディングパットに積層して設けられている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記通信部は、前記回路部に接続されたボンディングパットの外周に設けられている半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記回路部には、複数の前記通信部が接続されている半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記第一の導電層は、前記各回路部を囲むように設けられるシールリングである半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第一の接続部は、隣接する一対の前記回路部に接続された一対の前記シールリングの対向する領域間を接続するものである半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第一の接続部は、前記スクライブ領域のダイシングラインと略直交する方向に延在する半導体装置。
【請求項８】
請求項５乃至７のいずれかに記載の半導体装置において、
前記半導体ウェハ上には絶縁膜が設けられており、
前記シールリングは、前記絶縁膜上に配置され、
各半導体チップ形成領域内であり、前記各シールリングの外側の前記絶縁膜上には、第二の導電層が設けられ、
前記回路部と、前記第二の導電層とは、前記シールリングの下方を通り、前記絶縁膜内部を通るポリシリコン膜を介して接続され、
前記第二の導電層同士は、前記スクライブ領域の一部をまたいで配置される第二の接続部により電気的に接続される半導体装置。
【請求項９】
請求項５乃至７のいずれかに記載の半導体装置において、
前記半導体ウェハ上には絶縁膜が設けられており、
前記シールリングは、前記絶縁膜上に配置され、
各半導体チップ形成領域内であり、前記各シールリングの外側の前記絶縁膜上には、第二の導電層が設けられ、
前記回路部と、前記第二の導電層とは、前記シールリングの下方を通り、前記半導体ウェハ表面層に形成された不純物拡散層を介して接続され、
前記第二の導電層同士は、前記スクライブ領域の一部をまたいで配置される第二の接続部により電気的に接続される半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記シールリングと、前記半導体ウェハとは、前記絶縁膜に設けられた複数のコンタクトにより接続されており、
前記ポリシリコン膜あるいは前記不純物拡散層は、前記半導体ウェハを平面視した際に、前記コンタクト間を通るように配置されている半導体装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の半導体装置において、
前記第二の接続部は、各回路部に接続された前記第二の導電層のうち、対向する領域間を接続するものである半導体装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体装置において、
前記パッドは、前記スクライブ領域に形成された位置合わせマークである半導体装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の半導体装置において、
前記第一の導電層と、前記第一の接続部との電気的接続を切断する手段を備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−１５３７５３（Ｐ２０１０−１５３７５３Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３３３０９０（Ｐ２００８−３３３０９０）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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