半導体装置および半導体装置の製造方法
【課題】パッケージサイズの拡大や製造プロセスを変更せずにＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板層１１の表面からＳＯＩ基板１０をエッチングし、電極パッド１６に達する第１のトレンチおよび半導体基板層１１内部で終端している第２のトレンチを形成する工程と、半導体基板層の表面および各トレンチを覆うように絶縁膜１９を形成する工程と、各トレンチ底面の絶縁膜１９を除去して電極パッド１６および半導体基板層１１を露出させる工程と、半導体基板層１１の表面上と各トレンチの側壁および底面に導電膜３１〜３３を形成して貫通電極３０を形成するとともに、コンタクト部５０を形成する工程と、半導体基板層１１上の導電膜にパターニングを施して外部電極４３およびコンタクト部５０に電気的に接続された電位固定用の外部電極４３ａを形成する工程と、を含む。
【解決手段】半導体基板層１１の表面からＳＯＩ基板１０をエッチングし、電極パッド１６に達する第１のトレンチおよび半導体基板層１１内部で終端している第２のトレンチを形成する工程と、半導体基板層の表面および各トレンチを覆うように絶縁膜１９を形成する工程と、各トレンチ底面の絶縁膜１９を除去して電極パッド１６および半導体基板層１１を露出させる工程と、半導体基板層１１の表面上と各トレンチの側壁および底面に導電膜３１〜３３を形成して貫通電極３０を形成するとともに、コンタクト部５０を形成する工程と、半導体基板層１１上の導電膜にパターニングを施して外部電極４３およびコンタクト部５０に電気的に接続された電位固定用の外部電極４３ａを形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にＳＯＩデバイスを含む半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）デバイスは、シリコン基板層と、その上に形成される薄膜シリコン層（以下ＳＯＩ層と称する）とが埋め込み酸化膜（以下ＢＯＸ層と称する）で絶縁分離される構造を有する。これにより、隣接する素子間の絶縁分離を容易に行うことができ、また、シリコン基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタをＢＯＸ層上のＳＯＩ層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。このＳＯＩ構造を有するウエハ（以下ＳＯＩ基板と称する）をＵＶセンサやイメージセンサ等の光学センサに適用する試みがなされている。
【０００３】
また、ＵＶセンサやイメージセンサ等の光学センサは、携帯電話機等のモバイル機器に搭載されており、パッケージサイズの更なる小型化の要請がある。そこで、このような光学センサのパッケージには、貫通電極を有するＷ−ＣＳＰが採用されている。貫通電極を有するＷ−ＣＳＰでは外部端子は受光面とは反対側の裏面に形成することができるため、受光エリアに影響されることなく外部端子を配置することが可能であり、パッケージサイズの小型化の要求にも対応し得る。
【０００４】
しかしながら、ＳＯＩデバイスに貫通電極を有するＷ−ＣＳＰを適用すると以下の問題が生じ得る。すなわち、ＳＯＩデバイスにＷ−ＣＳＰを適用すると、ＢＯＸ層の下のシリコン基板層は、いずれの外部端子とも接続されず、その電位はフローティングとなる。シリコン基板層の電位がフローティング状態となるとＳＯＩ層に形成されている回路の動作が不安定となり誤動作が生じる場合がある。従って、何らかの方法によってシリコン基板層の電位を固定する必要がある。
【０００５】
ＳＯＩ基板のシリコン基板層の電位を固定する方法として、例えば特許文献１には、接地電位に固定されたリードフレーム上に導電性接着剤を介して該リードフレーム上にチップを搭載する構成が示されている。
【０００６】
一方、特許文献２には、ＳＯＩ層表面からＳＯＩ層およびＢＯＸを貫通し、シリコン基板層に接続する導電層を形成し、かつ該導電層に電気的に接続された基板電位固定電極をＳＯＩ層表面に形成した半導体装置の構成が示されている。
【特許文献１】特開平７−３３５８１１
【特許文献２】特開平１１−３５４６３１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、貫通電極を有するＷ−ＣＳＰにおいては、外部端子を構成する半田ボールを介して実装基板に実装するのが一般的であり、ＳＯＩ基板の裏面を直接リードフレームに接続させるような搭載方法は取り得ない。つまり、貫通電極を有するＷ−ＣＳＰにおいては、特許文献１に記載の構成を適用することはできない。
【０００８】
また、特許文献２に記載の構成の場合、基板電位固定電極はＳＯＩ層表面に形成されていることから、外部端子をＳＯＩ基板の裏面側に有するパッケージにはそのまま適用することはできない。すなわち、特許文献２に記載の構造を貫通電極を有するＷ−ＣＳＰに適用しようとすると、チップ表面に形成されている基板電位固定電極に電位を与えるためにワイヤーボンディングを行う等、貫通電極とは別の電圧供給経路が必要となり、貫通電極構造を採用するメリットが希薄化してしまうこととなる。さらに、ＳＯＩ基板を上面側からエッチングしてシリコン基板層に達するコンタクトを形成する必要があることから、ウエハ製造プロセスにおいて工程数の増加を伴うこととなる。また、このコンタクトを形成するためのスペースを別途確保する必要があるため、チップサイズの拡大を伴う場合もある。
【０００９】
本発明は上記した点に鑑みてなされたものであり、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ型の半導体装置において、パッケージサイズの拡大や製造プロセスの変更を伴うことなくＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部電極と、を含む半導体装置の製造方法であって、前記半導体基板層の表面から前記ＳＯＩ基板をエッチングし、前記ＳＯＩ基板を貫通し前記電極パッドに達する第１のトレンチ及び、前記半導体基板層内部で終端している第２のトレンチを形成する工程と、前記半導体基板層の表面および前記第１および第２のトレンチの側壁および底面を覆うように絶縁膜を形成する工程と、前記第１および第２のトレンチの底面の前記絶縁膜を除去して前記第１のトレンチの底面において前記電極パッドを露出させるとともに、前記第２のトレンチの底面において前記半導体基板層を露出させる工程と、前記半導体基板層の表面上と前記第１および第２のトレンチの側壁および底面を覆うように導電膜を形成して前記第１のトレンチの底面において前記電極パッドに電気的に接続された前記貫通電極を形成するとともに、前記第２のトレンチの底面において前記半導体基板層に電気的に接続されたコンタクト部を形成する工程と、前記半導体基板層の表面上の前記導電膜にパターニングを施して前記外部電極を形成するとともに前記コンタクト部に電気的に接続された電位固定用の外部電極を形成する工程と、を含むことを特徴としている。
【００１１】
また、本発明の半導体装置は、半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記半導体基板層表面から前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部端子と、を含む半導体装置であって、前記半導体基板層の表面に開口面を有し且つ前記半導体基板層の内部で終端しているトレンチの底面において前記半導体基板層に電気的に接続された導電膜を含むコンタクト部と、前記半導体基板層の表面上に前記絶縁膜を介して設けられて前記コンタクト部に電気的に接続された電位固定用電極と、を含むことを特徴としている。
【発明の効果】
【００１２】
本発明の半導体装置および半導体装置の製造方法によれば、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ構造の半導体装置において、パッケージサイズの拡大や製造工程の追加を伴うことなくＳＯＩ基板のシリコン基板層の電位固定手段を構成することができる。すなわち、シリコン基板層に固定電位を供給するための電位固定用外部端子は、他の外部端子と同一面内に同一構造で形成され、また、既存の外部端子（例えばＧｎｄ端子）を電位固定用外部端子として使用することも可能であるため、電位固定用外部端子を設けたことによってパッケージサイズが拡大してしまうことはない。また、シリコン基板層に接続する裏面コンタクトや電位固定用外部端子を形成する工程は、既存のＷ−ＣＳＰの工程フローに含めることができるで、工程数や処理時間の増加を伴うこともない。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素又は部分には同一の参照符を付している。
【００１４】
図１（ａ）は本発明の実施例である貫通電極を有するＷ−ＣＳＰ型のイメージセンサ１の裏面側の構成を示す平面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。
【００１５】
ＳＯＩ基板１０は、シリコン基板層１１、埋め込み酸化膜層（ＢＯＸ層）１２および薄膜シリコン層（ＳＯＩ層）１３の３層構造を有しており、ＣＣＤセンサやＣＭＯＳセンサ等を含むセンサ回路２０がＳＯＩ層１３の表面に形成される。すなわち、ＳＯＩ層１３の表面が受光面となる。ＳＯＩ層１３上には、多数の撮像素子が画素数分だけ形成されており、外部に設けられるレンズ等の光学系によって撮像対象から発せられた光が受光面に結像されるようになっている。撮像素子は受光した光の強度に応じた光電変換信号を検知出力信号として出力する。そして、各受光素子の位置と検知出力信号から画像データが生成される。
【００１６】
ＳＯＩ基板１０上には、例えばＳｉＯ２等からなる層間絶縁膜１４が形成されており、層間絶縁膜１４内にはセンサ回路に接続された多層構造を有する導体配線１５が形成されている。また、ＳＯＩ層１０の表面には、導体配線１５に電気的に接続された電極パッド１６が設けられている。電極パッド１６は、受光エリア外のＳＯＩ基板１０の端部近傍に配置される。層間絶縁膜１４の上には、光透過性の接着剤１７によって光透過性支持基板としてのカバーガラス１８が貼り付けられている。
【００１７】
ＳＯＩ基板１０には、シリコン基板層１１からＳＯＩ層１３表面の電極パッド１６に達する貫通電極３０が設けられている。貫通電極３０は、ＳＯＩ基板１０の裏面から電極パッド１６に達するトレンチを形成し、その側壁および底面に例えばＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル３１とＣｕ等からなるめっきシード膜３２と、Ｃｕ等からなるめっき膜３３とを順次成膜することにより形成される。貫通電極３０を構成するこれらの導電膜はトレンチの底面において電極パッド１６に接続されるとともに、ＳＯＩ基板１０の裏面上に延在している裏面配線４０に接続されている。図１（ａ）に示すように、複数の貫通電極３０はイメージセンサ１の外縁に沿って配置される。裏面配線４０は、貫通電極３０の各々とこれに対応する外部端子との間を電気的に接続する。外部端子４３は、裏面配線４０の先端に形成されている裏面電極パッド４１および裏面電極パッド４１上に設けられた半田ボールによって構成される。
【００１８】
貫通電極３０の側壁およびシリコン基板層１１の表面にはＳｉＯ２等からなる絶縁膜１９が設けられ、これによって貫通電極３０、裏面配線４０および外部端子４３および後述する電位固定用外部端子４３ａとＳＯＩ基板１０との間の絶縁性が確保されている。シリコン基板層１１の表面上には貫通電極３０を構成するトレンチを埋め込むようにソルダーレジスト４２が形成されている。ソルダーレジスト４２には裏面電極パッド４１の形成位置に開口部が設けられ、この開口部から露出している裏面電極パッド４１に外部端子４３を構成する半田バンプが設けられる。ソルダーレジスト４２は、イメージセンサ１を実装基板に実装する際に行われる半田リフローによって裏面電極パッド４１以外の配線部に半田が流れ出すのを防止する。外部端子４３は、裏面配線４０および貫通電極３０を介してＳＯＩ基板表面側に設けられている電極パッド１６と電気的に接続される。これによって、イメージセンサ１の裏面側からＳＯＩ層１３に形成されているセンサ回路２０との間で信号のやりとりが可能となる。このように、イメージセンサ１は、貫通電極３０を有し、ＳＯＩ基板１０と同一のサイズのパッケージで製造される。
【００１９】
ここで、ＳＯＩ基板１０の最下部に位置するシリコン基板層１１は、絶縁膜１９によって貫通電極３０および裏面配線４０と絶縁されているため、シリコン基板層１１の電位を固定するためには、シリコン基板層１１に接続するコンタクト（以下裏面コンタクトと称する）とこの裏面コンタクトを介してシリコン基板層１１に電位を与えるための外部端子（以下電位固定用外部端子と称する）が必要となる。イメージセンサ１は、受光面とは反対側の裏面側に外部端子４３を有するため、電位固定用外部端子も他の外部端子４３と同一面内に設けるのが製造面およびパッケージサイズの面から適切である。そこで本実施例では、かかるパッケージ構造を考慮して、裏面コンタクトとこの裏面コンタクトに接続する電位固定用外部端子をイメージセンサ１の裏面側に設けることとしている。
【００２０】
具体的には、図１（ｂ）に示すように、ＳＯＩ基板１０にＢＯＸ層１２に達しない、すなわち、シリコン基板層１１内で終端しているトレンチをエッチングにより形成し、このトレンチの底面においてシリコン基板１１を露出させ、露出した部分のシリコン基板１１に電気的に接続された導電膜を形成することにより、裏面コンタクト５０を形成している。
【００２１】
裏面コンタクト５０は、裏面配線４０ａによって絶縁膜１９が形成されたシリコン基板層１１の表面上に引き出される。裏面配線４０ａの先端には外部電極としての裏面電極パッド４１ａが形成され、ソルダーレジスト４２の開口部から露出している裏面電極パッド４１ａ上には半田ボールが設けられる。そして、これらの裏面電極パッド４１ａおよび半田ボールによって電位固定用外部端子４３ａが構成される。この電位固定用外部端子４３ａから所望の電位を印加することにより、裏面配線４０ａおよび裏面コンタクト５０を介してシリコン基板層１１の電位を固定することが可能となり、センサ回路の動作安定性を確保することが可能となる。
【００２２】
ここで、一般的に半導体基板と金属膜とを直接接触させるとショットキー障壁が形成され、これによって電圧制御性が害される。従って、半導体基板にコンタクトを形成する場合には、半導体基板の表面に高濃度不純物を導入する等の処理を行いオーミックコンタクトを得るようにしている。しかしながら、本実施例に係る裏面コンタクト５０は、専らシリコン基板層１１の電位を固定するためのものであり、電圧制御性は要求されず、オーミックコンタクトは要求されないため、裏面コンタクト５０とシリコン基板層１１とのコンタクトは、ショットキーコンタクトであっても構わない。従って、裏面コンタクト５０の形成部分のシリコン基板層１１に高濃度不純物を導入することを要しない。
【００２３】
このように、本実施例のイメージセンサ１によれば、裏面コンタクト５０、電位固定用外部端子４３ａおよびこれらを繋ぐ裏面配線４０ａは全てシリコン基板層１１の表面上（イメージセンサ１の裏面側）に設けられているので、裏面コンタクト５０から電位固定用外部端子４３ａまでの配線経路の形成が容易である。また、電位固定用外部端子４３ａは他の外部端子４３と同一面内に同一構造で形成されるので、半田バンプを介して実装基板に実装し、実装基板から電圧を供給することによってシリコン基板層１１の電位固定を行うことが可能であり、実装後にワイヤーボンディング等を行う必要はなくユーザの使い勝手を悪化させることもない。
【００２４】
また、本実施例では、シリコン基板層１１に形成されたトレンチにおいて裏面コンタクト５０を形成するようにしたので、後述するように、貫通電極３０の形成プロセスと同一プロセスで裏面コンタクト５０を形成することができ、従って、裏面コンタクト５０と貫通電極３０とを同時進行で形成することが可能となり、裏面コンタクト５０を設けたことによる、製造工程の増加や製造時間の増大を招くこともない。
【第２実施例】
【００２５】
図１に示す構成は、電圧供給側において電位固定用外部端子４３ａに対して他の外部端子４３とは別個の電圧を供給することができる場合の例である。一方、図２は、他の外部端子４３に供給される電圧をシリコン基板層１１の電位固定用電圧として流用する場合の構成を示したものである。例えば、シリコン基板層１１の電位を固定するために接地電位（ＧＮＤ電位）を使用する場合には、電位固定用外部端子４３ａをイメージセンサの機能端子として設けられている既存のＧＮＤ端子４３ｇに裏面配線４０によって接続させる。これにより、例えば、電圧供給側の都合により、電位固定用外部端子４３ａに対して他の外部端子から独立した別個の電圧を供給することができない場合に対応し得る。
【第３実施例】
【００２６】
図３は、既存の機能端子を電位固定用外部端子としても使用する場合の構成例を示したものであり、図３（ａ）はイメージセンサ１の裏面側の平面図。図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図である。例えば、シリコン基板層１１の電位を固定するために接地電位（ＧＮＤ電位）を使用する場合には、イメージセンサの機能端子として設けられている既存のＧＮＤ端子４３ｇを電位固定用外部端子４３ａとしても使用することにより、このＧＮＤ端子４３ｇに印加される接地電位をシリコン基板１１の電位固定用の電圧として利用することができる。この場合、ＧＮＤ端子４３ｇの近傍に裏面コンタクト５０を形成し、裏面配線４０によって裏面コンタクト５０をＧＮＤ端子４３ｇに接続する。かかる構成とすることにより、スペース的な制約等によって電位固定用外部端子を他の外部端子と独立して設けることができない場合に対応し得る。
【第４実施例】
【００２７】
また、図３（ａ）に示すように、ＧＮＤ端子４３ｇの近傍に裏面コンタクト５０を形成するための十分なスペースが確保できる場合には問題ないが、多端子化に伴って裏面配線４０の密度が高くなり、裏面コンタクト５０を形成するためのスペースの確保が困難である場合には、図４（ａ）および（ｂ）に示すように、ＧＮＤ端子４３ｇの裏面電極パッドとこれに対応する貫通電極３０との間を繋ぐ裏面配線４０上に裏面コンタクト５０を形成することも可能である。
【第５実施例】
【００２８】
更に、図５（ａ）および（ｂ）に示すようにＧＮＤ端子４３ｇを構成する半田バンプ（裏面電極パッド４１）の直下に裏面コンタクト５０を形成することも可能である。裏面コンタクト５０をこのように配置することにより、裏面コンタクト５０の配置スペースの確保が困難な場合でも対応し得る。
【００２９】
次に、上記の構造を有するイメージセンサ１の製造方法について図６および図７を参照しつつ説明する。図６（ａ）〜（ｄ）および図７（ｅ）〜（ｇ）は、イメージセンサ１の製造工程におけるプロセスステップ毎の断面図である。
【００３０】
まず、シリコン基板層１１、ＢＯＸ層１２およびＳＯＩ層１３が積層されて構成されるＳＯＩ基板１０を用意する。ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みにＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素Ｏ２をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなるＢＯＸ層１２を形成することによりＳＯＩ基板１０を形成する。一方、貼り合せ法では、表面にＳｉＯ２膜を形成したウエハと、もう１枚のウエハを熱と圧力で接着し、片側のシリコンを途中まで研削除去することによってＳＯＩ基板１０を形成する。続いて、既存の製法によりＳＯＩ層１３にＣＭＯＳセンサやＣＣＤセンサ等のセンサ回路２０を形成し、層間絶縁膜１４内に多層配線１５および電極パッド１６を形成する（図６（ａ））。
【００３１】
次に、層間絶縁膜１４上に光透過性を有する接着剤１７を塗布した後、同じく光透過性を有するカバーガラス１８を貼り付ける。続いて、シリコン基板層１１を研削してＳＯＩ基板１０の厚さを調整する（図６（ｂ））。
【００３２】
次に、シリコン基板層１１の表面の貫通電極３０の形成部位および裏面コンタクト５０の形成部位に対応する部分に開口部を有するＳｉＯ２等からなるマスク（図示せず）を形成する。その後、エッチャントとしてＫＯＨ（水酸化カリウム）やＴＭＡＨ（ハイドロオキサイド）等を使用したウェットエッチングにより、ＳＯＩ基板１０に貫通電極３０および裏面コンタクト５０を構成する互いに深さの異なるトレンチ３４および５１を形成する。エッチャントとして上記した如き溶液を用いることにより、このウェットエッチングは、シリコン基板層１１の結晶面の方向によりエッチング速度が異なる異方性エッチングとなる。このウェットエッチング処理においては、マスクの開口寸法によってエッチング深さが制御される。すなわち、開口径が比較的大きい貫通電極３０を構成するトレンチ（第１のトレンチ）３４は、ＳＯＩ基板１０を貫通し、電極パッド１６にまで達している。一方、開口径が比較的小さい裏面コンタクト５０を構成するトレンチ（第２のトレンチ）５１は、貫通電極３０を構成するトレンチ３４よりも浅く、シリコン基板層１１内で終端している。このように、本工程においては、マスクの開口寸法制御により、ウェットエッチングによる一括処理でＳＯＩ基板１０に互いに深さの異なるトレンチを形成している。尚、マスクの開口寸法については後述する（図６（ｃ））。
【００３３】
次に、トレンチ３４および５１の側壁および底面とシリコン基板層１１の表面を覆うようにＳｉＯ２等からなる絶縁膜１９を堆積させる。このとき、トレンチ３４および５１の底面に堆積する絶縁膜１９の膜厚は、シリコン基板層１１の表面上に堆積する絶縁膜１９の膜厚よりも薄くなる（図６（ｄ））。
【００３４】
次に、ＳＯＩ基板１０の裏面側からプラズマを照射するドライエッチング処理により、トレンチ３４および５１の底面に堆積している絶縁膜１９を選択的に除去してトレンチ３４の底面において電極パッド１６を露出させるとともに、トレンチ５１の底面においてシリコン基板層１１を露出させる。上記したように、トレンチ３４および５１の底面に堆積している絶縁膜１９の膜厚は、シリコン基板層１１の表面上に堆積している絶縁膜１９の膜厚よりも薄いことから、このドライエッチング工程においては、マスクを用いることなくＳＯＩ基板１０の裏面側からプラズマを照射することによりトレンチ３４および５１の底面に堆積している絶縁膜１９のみを選択的に除去することが可能である（図７（ｅ））。
【００３５】
次に、スパッタ法によりＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル３１およびＣｕからなるめっきシード膜３２をトレンチ３４および５１の側壁及び底面と、絶縁膜１９が形成されたシリコン基板層１１の表面に順次形成する。続いて、めっきシード膜３２に電極を取り付けて電解めっき法によりトレンチ３４および５１の側壁および底面にＣｕからなるめっき膜３３を形成する。これにより、トレンチ３４の底面において電極パッド１６に電気的に接続された貫通電極３０を形成するとともに、トレンチ５１の底面においてシリコン基板層１１に電気的に接続された裏面コンタクト５０が形成される。また、シリコン基板層１１の表面には、絶縁膜１９を介して裏面配線４０等を構成する導電膜が形成される。
【００３６】
その後、シリコン基板層１１の表面上に形成された導電膜上にレジストマスクを形成した後、このレジストマスクを介して導電膜をエッチングすることにより所望の配線パターンを有する裏面配線４０、４０ａおよび裏面電極パッド４１および４１ａを形成する。（図７（ｆ））。
【００３７】
次に、裏面配線４０および４０ａ等が形成されたシリコン基板層１１の表面全体を覆うように光硬化性エポキシ樹脂等からなるソルダーレジスト４２を塗布する。このとき、貫通電極３０および裏面コンタクト５０を構成するトレンチ３４および５１の内部はソルダーレジスト４２で充たされる。
【００３８】
次に、所定のマスクパターンを有するフォトマスクを介してソルダーレジスト４２を露光して、露光部分を光硬化させ、ソルダーレジスト４２の未露光部分を選択的に除去することにより、裏面電極パッド４１および４１ａの形成位置に開口部を形成する。次に、ソルダーレジスト４２の開口部から露出している裏面電極パッド４１および４１ａに電界めっき法等により外部端子４３および電位固定用外部端子４３ａとしての半田バンプを形成する（図７（ｇ））。
【００３９】
次に、カバーガラス１８側をウエハテープに貼り付けて、ダイシングすることによりイメージセンサをチップ状に個片化する。以上の各工程を経てイメージセンサ１が完成する。
【００４０】
上記したイメージセンサ１の製造工程において、貫通電極３０および裏面コンタクト５０を構成する互いに深さの異なるトレンチ３４および５１をウェットエッチング処理により形成する方法について以下に詳述する。
【００４１】
上記したように、ウェットエッチングにおけるエッチャントとしてＫＯＨ（水酸化カリウム）やＴＭＡＨ（ハイドロオキサイド）等を使用することにより、シリコン基板層１１の結晶面の方向によりエッチング速度が異なる異方性エッチングとなる。従って、エッチングされた箇所は結晶面に沿った極めて正確な角度を持った平滑面として表れる。ここで、シリコン基板１１は結晶面方位が（１００）面の単結晶シリコン基板であり、単結晶シリコンの（１００）面をＫＯＨ等でエッチングすると、図８に示すように５４．７４°の角度を持った（１１１）面がトレンチ側面に表れる。このとき、トレンチの開口面における径をＷａ、底面における径をＷｂ、エッチング深さをＤとすると、
Ｄ≒（Ｗａ−Ｗｂ）／√２・・・（１）
が成立する。上記式（１）は、エッチング深さＤはトレンチの開口面における径（以下開口径と称する）Ｗａによって決まることを意味している。従って、図９に示すように、裏面コンタクト５０を構成するトレンチ５１の開口径Ｗａ２と、貫通電極３０を構成するトレンチ３４の開口径Ｗａ１とを異ならせることにより、互いに異なる深さのトレンチを同時に形成することが可能となる。すなわち、Ｗａ１＞Ｗａ２となるようにマスク６０の開口寸法を調節することにより、貫通電極３０の形成部分においては、ＳＯＩ基板１０を貫通し電極パッド１６に達する深さでトレンチ３４を形成することができ、裏面コンタクト５０の形成部分においては、シリコン基板層１１内で終端する浅いトレンチ５１を形成することが可能となる。
【００４２】
図１０は、貫通電極３０を構成するトレンチ３４の開口面における径Ｗａ１と底面における径Ｗｂ２との関係を示すグラフである。同図に示すように、トレンチ３４の深さを一定とした場合、Ｗａ１とＷｂ２はリニアな関係を有する。つまり、トレンチ３４の開口径Ｗａ１を大きくとると、電極パッド１６に接するトレンチ底面の径Ｗｂもこれに伴い大きくなる。図１０より、トレンチ３４の底面が電極パッド１６に達するためには、開口径Ｗａを少なくとも１４１μｍ以上とする必要がある。また、周辺回路に与える影響を考慮して底面の径Ｗｂが電極パッド１６の寸法を越えないようにする必要があることから、電極パッド１６の寸法が例えば１００μｍ角である場合には、開口径Ｗａ１を２４２μｍ以下とする必要がある。
【００４３】
図１１は、裏面コンタクト５０を構成するトレンチ５１の開口面における径Ｗａ２とエッチング深さＤとの関係を示すグラフである。同図に示すように、トレンチ５１の開口径Ｗａ２を大きくとると、エッチング深さＤもこれに伴い深くなる。トレンチ５１は、シリコン基板層１１内で終端している必要があることから、例えばシリコン基板層１１の厚みが１００μｍである場合に、開口径Ｗａ２は１３４μｍ以下とする必要がある。
【００４４】
このように、本実施例の製造方法によれば、既存工程に対して新たな工程を追加することなく裏面コンタクト５０を形成することが可能となる。すなわち、ウェットエッチングを行う際のマスクの開口寸法でエッチング深さを制御することができるので、互いに異なる深さのトレンチをウェットエッチングによる一括処理で形成することが可能となる。つまり、ＳＯＩ基板１０を貫通し、電極パッド１６に達する比較的深いトレンチ３４と、シリコン基板層１１で終端している比較的浅いトレンチ５１とを同時に形成することが可能となる。また、本実施例においては、裏面コンタクト５０は、トレンチ５１内に形成され、その構造は貫通電極３０と同様であり、ウェットエッチング後も貫通電極３０の形成プロセスと同一のプロセスで裏面コンタクト５０を形成することが可能となる。従って、裏面コンタクト５０と貫通電極３０とを同時進行で形成することができるので、裏面コンタクト５０設けたことによる工程変更や、処理時間の増大を伴うこともない。
【００４５】
また、本実施例の製造方法によれば、図１〜５に示した各構造は、トレンチ３４および５１を形成するためのエッチングの際のマスク変更および裏面配線４０のパターン変更のみで対応することが可能であり、裏面コンタクト５０および電位固定用外部端子４３ａの配置変更を柔軟に行うことができる。
【００４６】
尚、上記したイメージセンサ１の製造方法では、貫通電極３０および裏面コンタクト５０を構成するトレンチ３４および５１を異方性ウェットエッチングにより形成する場合について示したが、これらはドライエッチングによっても形成することが可能である。ドライエッチングにおいては、エッチング部の開口面積が小さくなるほど、あるいはエッチング深さが深くなるほど（すなわちアスペクト比が高くなるほど）、エッチングレートが低下するマイクロローディング効果が発生する。これは、エッチング部のアスペクト比が高くなるとエッチング部底面にイオンやラジカルが到達し難くなるためである。かかるマイクロローディング効果を利用して、図１２に示すように、裏面コンタクト５０を構成するトレンチ５１の開口径Ｗｃ２を、貫通電極３０を構成するトレンチ３４の開口径Ｗｃ１よりも小さくすることにより、互いに異なる深さのトレンチを一括処理で形成することが可能となる。すなわち、ドライエッチングを行う際のマスク７０の開口部の寸法を調節することで貫通電極３０の形成部分においては、ＳＯＩ基板１０を貫通し電極パッド１６に達する深さでトレンチ３４を形成することができ、裏面コンタクト５０の形成部分においては、シリコン基板層１１内で終端する浅いトレンチ５１を形成することが可能となる。
【００４７】
裏面コンタクト５０を構成するトレンチ５１の開口径Ｗｃ２を例えば５μｍ以下とすることで、マイクロローディング効果により、膜厚約１００μｍのシリコン基板層１１内部でエッチングの進行をほぼ停止させることができる。一方、貫通電極３０を構成するトレンチ３４の開口径を例えば１０μｍ以上とすることでＳＯＩ基板１０を貫通し、電極パッド１６に達するトレンチ３４を形成することが可能となる。また、周辺回路に与える影響を考慮して、電極パッド１６の寸法が例えば１００μｍ角である場合には、開口径Ｗｃ１は１００μｍ以下とする必要がある。尚、ドライエッチング以外工程は、上記したウェットエッチング処理によるものと同様である。
【００４８】
このように、ドライエッチングによってトレンチ３４および５１を形成する場合でも、既存工程に対して新たな工程を追加することなく裏面コンタクト５０を形成することが可能となる。すなわち、ドライエッチングを行う際のマスクの開口部の寸法を異ならせることによりエッチング深さを制御することができるので、互いに異なる深さのトレンチをドライエッチングによる一括処理で形成することが可能となる。また、ドライエッチング後も貫通電極３０の形成プロセスと同一のプロセスで裏面コンタクトを形成することができるので、裏面コンタクト５０設けたことによる工程変更や、処理時間の増大を伴うこともない。
【００４９】
尚、以上の説明においては、貫通電極を有する半導体装置に本発明を適用した場合を例に説明したが、例えば、図１３に示すように、貫通電極を形成することなく、ＳＯＩ基板１０の表面側に形成された電極パッド（図示せず）と裏面側に形成された外部端子４３とをＳＯＩ基板の側面を経由する導体配線８０で接続することによりＳＯＩ基板の厚み方向に信号伝達経路を形成した半導体装置に適用することも可能である。また、図１４に示すように、貫通電極３０を有する複数のＳＯＩ基板１０を厚さ方向に積層した３次元実装タイプのパッケージにも適用することが可能である。かかる構造のパッケージにおいては、例えば、下層のＳＯＩ基板と上層のＳＯＩ基板とは、互いの貫通電極を通じて電気的に接続されることにより、ＳＯＩ基板の積層方向に信号経路を形成している。
【００５０】
また、上記した各実施例においては、裏面コンタクトを１つのみ設ける構成としたが、使用するＳＯＩ基板のサイズ等に応じて、シリコン基板層の電位分布が均一となるように複数箇所に裏面コンタクトを設けることとしてもよい。
【図面の簡単な説明】
【００５１】
【図１】図１（ａ）は、本発明の実施例であるイメージセンサの裏面側の構成を示す平面図、（ｂ）は図１（ａ）の１ｂ−１ｂ線に沿った断面図である。
【図２】本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図である。
【図３】図３（ａ）は、本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図、図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図である。
【図４】図４（ａ）は、本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図、図４（ｂ）は図４（ａ）における４ｂ−４ｂ線に沿った断面図である。
【図５】図５（ａ）は、本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図、図５（ｂ）は図５（ａ）における５ｂ−５ｂ線に沿った断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の実施例であるイメージセンサの製造工程を示す断面図である。
【図７】図７（ｅ）〜（ｇ）は、本発明の実施例であるイメージセンサの製造工程を示す断面図である。
【図８】単結晶シリコンの異方性ウェットエッチング後の形状を示す断面図である。
【図９】本発明の実施例である貫通電極および裏面コンタクトを構成するトレンチ形状を示す断面図である。
【図１０】本発明の実施例である貫通電極を構成するトレンチの開口面における径Ｗａ１と底面における径Ｗｂ１との関係を示すグラフである。
【図１１】本発明の実施例である裏面コンタクトの開口面における径Ｗａ２とエッチング深さＤとの関係を示すグラフである。
【図１２】本発明の実施例である貫通電極および裏面コンタクトを構成するトレンチ形状を示す断面図である。
【図１３】本発明の半導体装置の他の構造例を示す斜視図である。
【図１４】本発明の半導体装置の他の構造例を示す断面図である。
【符号の説明】
【００５２】
１ イメージセンサ
１０ ＳＯＩ基板
１１ シリコン基板層
１２ ＢＯＸ層
１３ ＳＯＩ層
１６ 電極パッド
１９ 絶縁膜
２０ センサ回路
３０ 貫通電極
３３ めっき膜
３４ トレンチ（第１のトレンチ）
４０ 裏面配線
４１ 裏面電極パッド
４３ 外部端子
４３ａ 電位固定用外部端子
５０ 裏面コンタクト
５１ トレンチ（第２のトレンチ）
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にＳＯＩデバイスを含む半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）デバイスは、シリコン基板層と、その上に形成される薄膜シリコン層（以下ＳＯＩ層と称する）とが埋め込み酸化膜（以下ＢＯＸ層と称する）で絶縁分離される構造を有する。これにより、隣接する素子間の絶縁分離を容易に行うことができ、また、シリコン基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタをＢＯＸ層上のＳＯＩ層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。このＳＯＩ構造を有するウエハ（以下ＳＯＩ基板と称する）をＵＶセンサやイメージセンサ等の光学センサに適用する試みがなされている。
【０００３】
また、ＵＶセンサやイメージセンサ等の光学センサは、携帯電話機等のモバイル機器に搭載されており、パッケージサイズの更なる小型化の要請がある。そこで、このような光学センサのパッケージには、貫通電極を有するＷ−ＣＳＰが採用されている。貫通電極を有するＷ−ＣＳＰでは外部端子は受光面とは反対側の裏面に形成することができるため、受光エリアに影響されることなく外部端子を配置することが可能であり、パッケージサイズの小型化の要求にも対応し得る。
【０００４】
しかしながら、ＳＯＩデバイスに貫通電極を有するＷ−ＣＳＰを適用すると以下の問題が生じ得る。すなわち、ＳＯＩデバイスにＷ−ＣＳＰを適用すると、ＢＯＸ層の下のシリコン基板層は、いずれの外部端子とも接続されず、その電位はフローティングとなる。シリコン基板層の電位がフローティング状態となるとＳＯＩ層に形成されている回路の動作が不安定となり誤動作が生じる場合がある。従って、何らかの方法によってシリコン基板層の電位を固定する必要がある。
【０００５】
ＳＯＩ基板のシリコン基板層の電位を固定する方法として、例えば特許文献１には、接地電位に固定されたリードフレーム上に導電性接着剤を介して該リードフレーム上にチップを搭載する構成が示されている。
【０００６】
一方、特許文献２には、ＳＯＩ層表面からＳＯＩ層およびＢＯＸを貫通し、シリコン基板層に接続する導電層を形成し、かつ該導電層に電気的に接続された基板電位固定電極をＳＯＩ層表面に形成した半導体装置の構成が示されている。
【特許文献１】特開平７−３３５８１１
【特許文献２】特開平１１−３５４６３１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、貫通電極を有するＷ−ＣＳＰにおいては、外部端子を構成する半田ボールを介して実装基板に実装するのが一般的であり、ＳＯＩ基板の裏面を直接リードフレームに接続させるような搭載方法は取り得ない。つまり、貫通電極を有するＷ−ＣＳＰにおいては、特許文献１に記載の構成を適用することはできない。
【０００８】
また、特許文献２に記載の構成の場合、基板電位固定電極はＳＯＩ層表面に形成されていることから、外部端子をＳＯＩ基板の裏面側に有するパッケージにはそのまま適用することはできない。すなわち、特許文献２に記載の構造を貫通電極を有するＷ−ＣＳＰに適用しようとすると、チップ表面に形成されている基板電位固定電極に電位を与えるためにワイヤーボンディングを行う等、貫通電極とは別の電圧供給経路が必要となり、貫通電極構造を採用するメリットが希薄化してしまうこととなる。さらに、ＳＯＩ基板を上面側からエッチングしてシリコン基板層に達するコンタクトを形成する必要があることから、ウエハ製造プロセスにおいて工程数の増加を伴うこととなる。また、このコンタクトを形成するためのスペースを別途確保する必要があるため、チップサイズの拡大を伴う場合もある。
【０００９】
本発明は上記した点に鑑みてなされたものであり、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ型の半導体装置において、パッケージサイズの拡大や製造プロセスの変更を伴うことなくＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部電極と、を含む半導体装置の製造方法であって、前記半導体基板層の表面から前記ＳＯＩ基板をエッチングし、前記ＳＯＩ基板を貫通し前記電極パッドに達する第１のトレンチ及び、前記半導体基板層内部で終端している第２のトレンチを形成する工程と、前記半導体基板層の表面および前記第１および第２のトレンチの側壁および底面を覆うように絶縁膜を形成する工程と、前記第１および第２のトレンチの底面の前記絶縁膜を除去して前記第１のトレンチの底面において前記電極パッドを露出させるとともに、前記第２のトレンチの底面において前記半導体基板層を露出させる工程と、前記半導体基板層の表面上と前記第１および第２のトレンチの側壁および底面を覆うように導電膜を形成して前記第１のトレンチの底面において前記電極パッドに電気的に接続された前記貫通電極を形成するとともに、前記第２のトレンチの底面において前記半導体基板層に電気的に接続されたコンタクト部を形成する工程と、前記半導体基板層の表面上の前記導電膜にパターニングを施して前記外部電極を形成するとともに前記コンタクト部に電気的に接続された電位固定用の外部電極を形成する工程と、を含むことを特徴としている。
【００１１】
また、本発明の半導体装置は、半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記半導体基板層表面から前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部端子と、を含む半導体装置であって、前記半導体基板層の表面に開口面を有し且つ前記半導体基板層の内部で終端しているトレンチの底面において前記半導体基板層に電気的に接続された導電膜を含むコンタクト部と、前記半導体基板層の表面上に前記絶縁膜を介して設けられて前記コンタクト部に電気的に接続された電位固定用電極と、を含むことを特徴としている。
【発明の効果】
【００１２】
本発明の半導体装置および半導体装置の製造方法によれば、ＳＯＩデバイスを含み、且つ貫通電極を有するＷ−ＣＳＰ構造の半導体装置において、パッケージサイズの拡大や製造工程の追加を伴うことなくＳＯＩ基板のシリコン基板層の電位固定手段を構成することができる。すなわち、シリコン基板層に固定電位を供給するための電位固定用外部端子は、他の外部端子と同一面内に同一構造で形成され、また、既存の外部端子（例えばＧｎｄ端子）を電位固定用外部端子として使用することも可能であるため、電位固定用外部端子を設けたことによってパッケージサイズが拡大してしまうことはない。また、シリコン基板層に接続する裏面コンタクトや電位固定用外部端子を形成する工程は、既存のＷ−ＣＳＰの工程フローに含めることができるで、工程数や処理時間の増加を伴うこともない。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素又は部分には同一の参照符を付している。
【００１４】
図１（ａ）は本発明の実施例である貫通電極を有するＷ−ＣＳＰ型のイメージセンサ１の裏面側の構成を示す平面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。
【００１５】
ＳＯＩ基板１０は、シリコン基板層１１、埋め込み酸化膜層（ＢＯＸ層）１２および薄膜シリコン層（ＳＯＩ層）１３の３層構造を有しており、ＣＣＤセンサやＣＭＯＳセンサ等を含むセンサ回路２０がＳＯＩ層１３の表面に形成される。すなわち、ＳＯＩ層１３の表面が受光面となる。ＳＯＩ層１３上には、多数の撮像素子が画素数分だけ形成されており、外部に設けられるレンズ等の光学系によって撮像対象から発せられた光が受光面に結像されるようになっている。撮像素子は受光した光の強度に応じた光電変換信号を検知出力信号として出力する。そして、各受光素子の位置と検知出力信号から画像データが生成される。
【００１６】
ＳＯＩ基板１０上には、例えばＳｉＯ２等からなる層間絶縁膜１４が形成されており、層間絶縁膜１４内にはセンサ回路に接続された多層構造を有する導体配線１５が形成されている。また、ＳＯＩ層１０の表面には、導体配線１５に電気的に接続された電極パッド１６が設けられている。電極パッド１６は、受光エリア外のＳＯＩ基板１０の端部近傍に配置される。層間絶縁膜１４の上には、光透過性の接着剤１７によって光透過性支持基板としてのカバーガラス１８が貼り付けられている。
【００１７】
ＳＯＩ基板１０には、シリコン基板層１１からＳＯＩ層１３表面の電極パッド１６に達する貫通電極３０が設けられている。貫通電極３０は、ＳＯＩ基板１０の裏面から電極パッド１６に達するトレンチを形成し、その側壁および底面に例えばＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル３１とＣｕ等からなるめっきシード膜３２と、Ｃｕ等からなるめっき膜３３とを順次成膜することにより形成される。貫通電極３０を構成するこれらの導電膜はトレンチの底面において電極パッド１６に接続されるとともに、ＳＯＩ基板１０の裏面上に延在している裏面配線４０に接続されている。図１（ａ）に示すように、複数の貫通電極３０はイメージセンサ１の外縁に沿って配置される。裏面配線４０は、貫通電極３０の各々とこれに対応する外部端子との間を電気的に接続する。外部端子４３は、裏面配線４０の先端に形成されている裏面電極パッド４１および裏面電極パッド４１上に設けられた半田ボールによって構成される。
【００１８】
貫通電極３０の側壁およびシリコン基板層１１の表面にはＳｉＯ２等からなる絶縁膜１９が設けられ、これによって貫通電極３０、裏面配線４０および外部端子４３および後述する電位固定用外部端子４３ａとＳＯＩ基板１０との間の絶縁性が確保されている。シリコン基板層１１の表面上には貫通電極３０を構成するトレンチを埋め込むようにソルダーレジスト４２が形成されている。ソルダーレジスト４２には裏面電極パッド４１の形成位置に開口部が設けられ、この開口部から露出している裏面電極パッド４１に外部端子４３を構成する半田バンプが設けられる。ソルダーレジスト４２は、イメージセンサ１を実装基板に実装する際に行われる半田リフローによって裏面電極パッド４１以外の配線部に半田が流れ出すのを防止する。外部端子４３は、裏面配線４０および貫通電極３０を介してＳＯＩ基板表面側に設けられている電極パッド１６と電気的に接続される。これによって、イメージセンサ１の裏面側からＳＯＩ層１３に形成されているセンサ回路２０との間で信号のやりとりが可能となる。このように、イメージセンサ１は、貫通電極３０を有し、ＳＯＩ基板１０と同一のサイズのパッケージで製造される。
【００１９】
ここで、ＳＯＩ基板１０の最下部に位置するシリコン基板層１１は、絶縁膜１９によって貫通電極３０および裏面配線４０と絶縁されているため、シリコン基板層１１の電位を固定するためには、シリコン基板層１１に接続するコンタクト（以下裏面コンタクトと称する）とこの裏面コンタクトを介してシリコン基板層１１に電位を与えるための外部端子（以下電位固定用外部端子と称する）が必要となる。イメージセンサ１は、受光面とは反対側の裏面側に外部端子４３を有するため、電位固定用外部端子も他の外部端子４３と同一面内に設けるのが製造面およびパッケージサイズの面から適切である。そこで本実施例では、かかるパッケージ構造を考慮して、裏面コンタクトとこの裏面コンタクトに接続する電位固定用外部端子をイメージセンサ１の裏面側に設けることとしている。
【００２０】
具体的には、図１（ｂ）に示すように、ＳＯＩ基板１０にＢＯＸ層１２に達しない、すなわち、シリコン基板層１１内で終端しているトレンチをエッチングにより形成し、このトレンチの底面においてシリコン基板１１を露出させ、露出した部分のシリコン基板１１に電気的に接続された導電膜を形成することにより、裏面コンタクト５０を形成している。
【００２１】
裏面コンタクト５０は、裏面配線４０ａによって絶縁膜１９が形成されたシリコン基板層１１の表面上に引き出される。裏面配線４０ａの先端には外部電極としての裏面電極パッド４１ａが形成され、ソルダーレジスト４２の開口部から露出している裏面電極パッド４１ａ上には半田ボールが設けられる。そして、これらの裏面電極パッド４１ａおよび半田ボールによって電位固定用外部端子４３ａが構成される。この電位固定用外部端子４３ａから所望の電位を印加することにより、裏面配線４０ａおよび裏面コンタクト５０を介してシリコン基板層１１の電位を固定することが可能となり、センサ回路の動作安定性を確保することが可能となる。
【００２２】
ここで、一般的に半導体基板と金属膜とを直接接触させるとショットキー障壁が形成され、これによって電圧制御性が害される。従って、半導体基板にコンタクトを形成する場合には、半導体基板の表面に高濃度不純物を導入する等の処理を行いオーミックコンタクトを得るようにしている。しかしながら、本実施例に係る裏面コンタクト５０は、専らシリコン基板層１１の電位を固定するためのものであり、電圧制御性は要求されず、オーミックコンタクトは要求されないため、裏面コンタクト５０とシリコン基板層１１とのコンタクトは、ショットキーコンタクトであっても構わない。従って、裏面コンタクト５０の形成部分のシリコン基板層１１に高濃度不純物を導入することを要しない。
【００２３】
このように、本実施例のイメージセンサ１によれば、裏面コンタクト５０、電位固定用外部端子４３ａおよびこれらを繋ぐ裏面配線４０ａは全てシリコン基板層１１の表面上（イメージセンサ１の裏面側）に設けられているので、裏面コンタクト５０から電位固定用外部端子４３ａまでの配線経路の形成が容易である。また、電位固定用外部端子４３ａは他の外部端子４３と同一面内に同一構造で形成されるので、半田バンプを介して実装基板に実装し、実装基板から電圧を供給することによってシリコン基板層１１の電位固定を行うことが可能であり、実装後にワイヤーボンディング等を行う必要はなくユーザの使い勝手を悪化させることもない。
【００２４】
また、本実施例では、シリコン基板層１１に形成されたトレンチにおいて裏面コンタクト５０を形成するようにしたので、後述するように、貫通電極３０の形成プロセスと同一プロセスで裏面コンタクト５０を形成することができ、従って、裏面コンタクト５０と貫通電極３０とを同時進行で形成することが可能となり、裏面コンタクト５０を設けたことによる、製造工程の増加や製造時間の増大を招くこともない。
【第２実施例】
【００２５】
図１に示す構成は、電圧供給側において電位固定用外部端子４３ａに対して他の外部端子４３とは別個の電圧を供給することができる場合の例である。一方、図２は、他の外部端子４３に供給される電圧をシリコン基板層１１の電位固定用電圧として流用する場合の構成を示したものである。例えば、シリコン基板層１１の電位を固定するために接地電位（ＧＮＤ電位）を使用する場合には、電位固定用外部端子４３ａをイメージセンサの機能端子として設けられている既存のＧＮＤ端子４３ｇに裏面配線４０によって接続させる。これにより、例えば、電圧供給側の都合により、電位固定用外部端子４３ａに対して他の外部端子から独立した別個の電圧を供給することができない場合に対応し得る。
【第３実施例】
【００２６】
図３は、既存の機能端子を電位固定用外部端子としても使用する場合の構成例を示したものであり、図３（ａ）はイメージセンサ１の裏面側の平面図。図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図である。例えば、シリコン基板層１１の電位を固定するために接地電位（ＧＮＤ電位）を使用する場合には、イメージセンサの機能端子として設けられている既存のＧＮＤ端子４３ｇを電位固定用外部端子４３ａとしても使用することにより、このＧＮＤ端子４３ｇに印加される接地電位をシリコン基板１１の電位固定用の電圧として利用することができる。この場合、ＧＮＤ端子４３ｇの近傍に裏面コンタクト５０を形成し、裏面配線４０によって裏面コンタクト５０をＧＮＤ端子４３ｇに接続する。かかる構成とすることにより、スペース的な制約等によって電位固定用外部端子を他の外部端子と独立して設けることができない場合に対応し得る。
【第４実施例】
【００２７】
また、図３（ａ）に示すように、ＧＮＤ端子４３ｇの近傍に裏面コンタクト５０を形成するための十分なスペースが確保できる場合には問題ないが、多端子化に伴って裏面配線４０の密度が高くなり、裏面コンタクト５０を形成するためのスペースの確保が困難である場合には、図４（ａ）および（ｂ）に示すように、ＧＮＤ端子４３ｇの裏面電極パッドとこれに対応する貫通電極３０との間を繋ぐ裏面配線４０上に裏面コンタクト５０を形成することも可能である。
【第５実施例】
【００２８】
更に、図５（ａ）および（ｂ）に示すようにＧＮＤ端子４３ｇを構成する半田バンプ（裏面電極パッド４１）の直下に裏面コンタクト５０を形成することも可能である。裏面コンタクト５０をこのように配置することにより、裏面コンタクト５０の配置スペースの確保が困難な場合でも対応し得る。
【００２９】
次に、上記の構造を有するイメージセンサ１の製造方法について図６および図７を参照しつつ説明する。図６（ａ）〜（ｄ）および図７（ｅ）〜（ｇ）は、イメージセンサ１の製造工程におけるプロセスステップ毎の断面図である。
【００３０】
まず、シリコン基板層１１、ＢＯＸ層１２およびＳＯＩ層１３が積層されて構成されるＳＯＩ基板１０を用意する。ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みにＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素Ｏ２をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなるＢＯＸ層１２を形成することによりＳＯＩ基板１０を形成する。一方、貼り合せ法では、表面にＳｉＯ２膜を形成したウエハと、もう１枚のウエハを熱と圧力で接着し、片側のシリコンを途中まで研削除去することによってＳＯＩ基板１０を形成する。続いて、既存の製法によりＳＯＩ層１３にＣＭＯＳセンサやＣＣＤセンサ等のセンサ回路２０を形成し、層間絶縁膜１４内に多層配線１５および電極パッド１６を形成する（図６（ａ））。
【００３１】
次に、層間絶縁膜１４上に光透過性を有する接着剤１７を塗布した後、同じく光透過性を有するカバーガラス１８を貼り付ける。続いて、シリコン基板層１１を研削してＳＯＩ基板１０の厚さを調整する（図６（ｂ））。
【００３２】
次に、シリコン基板層１１の表面の貫通電極３０の形成部位および裏面コンタクト５０の形成部位に対応する部分に開口部を有するＳｉＯ２等からなるマスク（図示せず）を形成する。その後、エッチャントとしてＫＯＨ（水酸化カリウム）やＴＭＡＨ（ハイドロオキサイド）等を使用したウェットエッチングにより、ＳＯＩ基板１０に貫通電極３０および裏面コンタクト５０を構成する互いに深さの異なるトレンチ３４および５１を形成する。エッチャントとして上記した如き溶液を用いることにより、このウェットエッチングは、シリコン基板層１１の結晶面の方向によりエッチング速度が異なる異方性エッチングとなる。このウェットエッチング処理においては、マスクの開口寸法によってエッチング深さが制御される。すなわち、開口径が比較的大きい貫通電極３０を構成するトレンチ（第１のトレンチ）３４は、ＳＯＩ基板１０を貫通し、電極パッド１６にまで達している。一方、開口径が比較的小さい裏面コンタクト５０を構成するトレンチ（第２のトレンチ）５１は、貫通電極３０を構成するトレンチ３４よりも浅く、シリコン基板層１１内で終端している。このように、本工程においては、マスクの開口寸法制御により、ウェットエッチングによる一括処理でＳＯＩ基板１０に互いに深さの異なるトレンチを形成している。尚、マスクの開口寸法については後述する（図６（ｃ））。
【００３３】
次に、トレンチ３４および５１の側壁および底面とシリコン基板層１１の表面を覆うようにＳｉＯ２等からなる絶縁膜１９を堆積させる。このとき、トレンチ３４および５１の底面に堆積する絶縁膜１９の膜厚は、シリコン基板層１１の表面上に堆積する絶縁膜１９の膜厚よりも薄くなる（図６（ｄ））。
【００３４】
次に、ＳＯＩ基板１０の裏面側からプラズマを照射するドライエッチング処理により、トレンチ３４および５１の底面に堆積している絶縁膜１９を選択的に除去してトレンチ３４の底面において電極パッド１６を露出させるとともに、トレンチ５１の底面においてシリコン基板層１１を露出させる。上記したように、トレンチ３４および５１の底面に堆積している絶縁膜１９の膜厚は、シリコン基板層１１の表面上に堆積している絶縁膜１９の膜厚よりも薄いことから、このドライエッチング工程においては、マスクを用いることなくＳＯＩ基板１０の裏面側からプラズマを照射することによりトレンチ３４および５１の底面に堆積している絶縁膜１９のみを選択的に除去することが可能である（図７（ｅ））。
【００３５】
次に、スパッタ法によりＴｉ又はＴｉ/Ｎｉ等からなるバリアメタル３１およびＣｕからなるめっきシード膜３２をトレンチ３４および５１の側壁及び底面と、絶縁膜１９が形成されたシリコン基板層１１の表面に順次形成する。続いて、めっきシード膜３２に電極を取り付けて電解めっき法によりトレンチ３４および５１の側壁および底面にＣｕからなるめっき膜３３を形成する。これにより、トレンチ３４の底面において電極パッド１６に電気的に接続された貫通電極３０を形成するとともに、トレンチ５１の底面においてシリコン基板層１１に電気的に接続された裏面コンタクト５０が形成される。また、シリコン基板層１１の表面には、絶縁膜１９を介して裏面配線４０等を構成する導電膜が形成される。
【００３６】
その後、シリコン基板層１１の表面上に形成された導電膜上にレジストマスクを形成した後、このレジストマスクを介して導電膜をエッチングすることにより所望の配線パターンを有する裏面配線４０、４０ａおよび裏面電極パッド４１および４１ａを形成する。（図７（ｆ））。
【００３７】
次に、裏面配線４０および４０ａ等が形成されたシリコン基板層１１の表面全体を覆うように光硬化性エポキシ樹脂等からなるソルダーレジスト４２を塗布する。このとき、貫通電極３０および裏面コンタクト５０を構成するトレンチ３４および５１の内部はソルダーレジスト４２で充たされる。
【００３８】
次に、所定のマスクパターンを有するフォトマスクを介してソルダーレジスト４２を露光して、露光部分を光硬化させ、ソルダーレジスト４２の未露光部分を選択的に除去することにより、裏面電極パッド４１および４１ａの形成位置に開口部を形成する。次に、ソルダーレジスト４２の開口部から露出している裏面電極パッド４１および４１ａに電界めっき法等により外部端子４３および電位固定用外部端子４３ａとしての半田バンプを形成する（図７（ｇ））。
【００３９】
次に、カバーガラス１８側をウエハテープに貼り付けて、ダイシングすることによりイメージセンサをチップ状に個片化する。以上の各工程を経てイメージセンサ１が完成する。
【００４０】
上記したイメージセンサ１の製造工程において、貫通電極３０および裏面コンタクト５０を構成する互いに深さの異なるトレンチ３４および５１をウェットエッチング処理により形成する方法について以下に詳述する。
【００４１】
上記したように、ウェットエッチングにおけるエッチャントとしてＫＯＨ（水酸化カリウム）やＴＭＡＨ（ハイドロオキサイド）等を使用することにより、シリコン基板層１１の結晶面の方向によりエッチング速度が異なる異方性エッチングとなる。従って、エッチングされた箇所は結晶面に沿った極めて正確な角度を持った平滑面として表れる。ここで、シリコン基板１１は結晶面方位が（１００）面の単結晶シリコン基板であり、単結晶シリコンの（１００）面をＫＯＨ等でエッチングすると、図８に示すように５４．７４°の角度を持った（１１１）面がトレンチ側面に表れる。このとき、トレンチの開口面における径をＷａ、底面における径をＷｂ、エッチング深さをＤとすると、
Ｄ≒（Ｗａ−Ｗｂ）／√２・・・（１）
が成立する。上記式（１）は、エッチング深さＤはトレンチの開口面における径（以下開口径と称する）Ｗａによって決まることを意味している。従って、図９に示すように、裏面コンタクト５０を構成するトレンチ５１の開口径Ｗａ２と、貫通電極３０を構成するトレンチ３４の開口径Ｗａ１とを異ならせることにより、互いに異なる深さのトレンチを同時に形成することが可能となる。すなわち、Ｗａ１＞Ｗａ２となるようにマスク６０の開口寸法を調節することにより、貫通電極３０の形成部分においては、ＳＯＩ基板１０を貫通し電極パッド１６に達する深さでトレンチ３４を形成することができ、裏面コンタクト５０の形成部分においては、シリコン基板層１１内で終端する浅いトレンチ５１を形成することが可能となる。
【００４２】
図１０は、貫通電極３０を構成するトレンチ３４の開口面における径Ｗａ１と底面における径Ｗｂ２との関係を示すグラフである。同図に示すように、トレンチ３４の深さを一定とした場合、Ｗａ１とＷｂ２はリニアな関係を有する。つまり、トレンチ３４の開口径Ｗａ１を大きくとると、電極パッド１６に接するトレンチ底面の径Ｗｂもこれに伴い大きくなる。図１０より、トレンチ３４の底面が電極パッド１６に達するためには、開口径Ｗａを少なくとも１４１μｍ以上とする必要がある。また、周辺回路に与える影響を考慮して底面の径Ｗｂが電極パッド１６の寸法を越えないようにする必要があることから、電極パッド１６の寸法が例えば１００μｍ角である場合には、開口径Ｗａ１を２４２μｍ以下とする必要がある。
【００４３】
図１１は、裏面コンタクト５０を構成するトレンチ５１の開口面における径Ｗａ２とエッチング深さＤとの関係を示すグラフである。同図に示すように、トレンチ５１の開口径Ｗａ２を大きくとると、エッチング深さＤもこれに伴い深くなる。トレンチ５１は、シリコン基板層１１内で終端している必要があることから、例えばシリコン基板層１１の厚みが１００μｍである場合に、開口径Ｗａ２は１３４μｍ以下とする必要がある。
【００４４】
このように、本実施例の製造方法によれば、既存工程に対して新たな工程を追加することなく裏面コンタクト５０を形成することが可能となる。すなわち、ウェットエッチングを行う際のマスクの開口寸法でエッチング深さを制御することができるので、互いに異なる深さのトレンチをウェットエッチングによる一括処理で形成することが可能となる。つまり、ＳＯＩ基板１０を貫通し、電極パッド１６に達する比較的深いトレンチ３４と、シリコン基板層１１で終端している比較的浅いトレンチ５１とを同時に形成することが可能となる。また、本実施例においては、裏面コンタクト５０は、トレンチ５１内に形成され、その構造は貫通電極３０と同様であり、ウェットエッチング後も貫通電極３０の形成プロセスと同一のプロセスで裏面コンタクト５０を形成することが可能となる。従って、裏面コンタクト５０と貫通電極３０とを同時進行で形成することができるので、裏面コンタクト５０設けたことによる工程変更や、処理時間の増大を伴うこともない。
【００４５】
また、本実施例の製造方法によれば、図１〜５に示した各構造は、トレンチ３４および５１を形成するためのエッチングの際のマスク変更および裏面配線４０のパターン変更のみで対応することが可能であり、裏面コンタクト５０および電位固定用外部端子４３ａの配置変更を柔軟に行うことができる。
【００４６】
尚、上記したイメージセンサ１の製造方法では、貫通電極３０および裏面コンタクト５０を構成するトレンチ３４および５１を異方性ウェットエッチングにより形成する場合について示したが、これらはドライエッチングによっても形成することが可能である。ドライエッチングにおいては、エッチング部の開口面積が小さくなるほど、あるいはエッチング深さが深くなるほど（すなわちアスペクト比が高くなるほど）、エッチングレートが低下するマイクロローディング効果が発生する。これは、エッチング部のアスペクト比が高くなるとエッチング部底面にイオンやラジカルが到達し難くなるためである。かかるマイクロローディング効果を利用して、図１２に示すように、裏面コンタクト５０を構成するトレンチ５１の開口径Ｗｃ２を、貫通電極３０を構成するトレンチ３４の開口径Ｗｃ１よりも小さくすることにより、互いに異なる深さのトレンチを一括処理で形成することが可能となる。すなわち、ドライエッチングを行う際のマスク７０の開口部の寸法を調節することで貫通電極３０の形成部分においては、ＳＯＩ基板１０を貫通し電極パッド１６に達する深さでトレンチ３４を形成することができ、裏面コンタクト５０の形成部分においては、シリコン基板層１１内で終端する浅いトレンチ５１を形成することが可能となる。
【００４７】
裏面コンタクト５０を構成するトレンチ５１の開口径Ｗｃ２を例えば５μｍ以下とすることで、マイクロローディング効果により、膜厚約１００μｍのシリコン基板層１１内部でエッチングの進行をほぼ停止させることができる。一方、貫通電極３０を構成するトレンチ３４の開口径を例えば１０μｍ以上とすることでＳＯＩ基板１０を貫通し、電極パッド１６に達するトレンチ３４を形成することが可能となる。また、周辺回路に与える影響を考慮して、電極パッド１６の寸法が例えば１００μｍ角である場合には、開口径Ｗｃ１は１００μｍ以下とする必要がある。尚、ドライエッチング以外工程は、上記したウェットエッチング処理によるものと同様である。
【００４８】
このように、ドライエッチングによってトレンチ３４および５１を形成する場合でも、既存工程に対して新たな工程を追加することなく裏面コンタクト５０を形成することが可能となる。すなわち、ドライエッチングを行う際のマスクの開口部の寸法を異ならせることによりエッチング深さを制御することができるので、互いに異なる深さのトレンチをドライエッチングによる一括処理で形成することが可能となる。また、ドライエッチング後も貫通電極３０の形成プロセスと同一のプロセスで裏面コンタクトを形成することができるので、裏面コンタクト５０設けたことによる工程変更や、処理時間の増大を伴うこともない。
【００４９】
尚、以上の説明においては、貫通電極を有する半導体装置に本発明を適用した場合を例に説明したが、例えば、図１３に示すように、貫通電極を形成することなく、ＳＯＩ基板１０の表面側に形成された電極パッド（図示せず）と裏面側に形成された外部端子４３とをＳＯＩ基板の側面を経由する導体配線８０で接続することによりＳＯＩ基板の厚み方向に信号伝達経路を形成した半導体装置に適用することも可能である。また、図１４に示すように、貫通電極３０を有する複数のＳＯＩ基板１０を厚さ方向に積層した３次元実装タイプのパッケージにも適用することが可能である。かかる構造のパッケージにおいては、例えば、下層のＳＯＩ基板と上層のＳＯＩ基板とは、互いの貫通電極を通じて電気的に接続されることにより、ＳＯＩ基板の積層方向に信号経路を形成している。
【００５０】
また、上記した各実施例においては、裏面コンタクトを１つのみ設ける構成としたが、使用するＳＯＩ基板のサイズ等に応じて、シリコン基板層の電位分布が均一となるように複数箇所に裏面コンタクトを設けることとしてもよい。
【図面の簡単な説明】
【００５１】
【図１】図１（ａ）は、本発明の実施例であるイメージセンサの裏面側の構成を示す平面図、（ｂ）は図１（ａ）の１ｂ−１ｂ線に沿った断面図である。
【図２】本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図である。
【図３】図３（ａ）は、本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図、図３（ｂ）は図３（ａ）における３ｂ−３ｂ線に沿った断面図である。
【図４】図４（ａ）は、本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図、図４（ｂ）は図４（ａ）における４ｂ−４ｂ線に沿った断面図である。
【図５】図５（ａ）は、本発明の変形例に係るイメージセンサの裏面側の構成を示す平面図、図５（ｂ）は図５（ａ）における５ｂ−５ｂ線に沿った断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の実施例であるイメージセンサの製造工程を示す断面図である。
【図７】図７（ｅ）〜（ｇ）は、本発明の実施例であるイメージセンサの製造工程を示す断面図である。
【図８】単結晶シリコンの異方性ウェットエッチング後の形状を示す断面図である。
【図９】本発明の実施例である貫通電極および裏面コンタクトを構成するトレンチ形状を示す断面図である。
【図１０】本発明の実施例である貫通電極を構成するトレンチの開口面における径Ｗａ１と底面における径Ｗｂ１との関係を示すグラフである。
【図１１】本発明の実施例である裏面コンタクトの開口面における径Ｗａ２とエッチング深さＤとの関係を示すグラフである。
【図１２】本発明の実施例である貫通電極および裏面コンタクトを構成するトレンチ形状を示す断面図である。
【図１３】本発明の半導体装置の他の構造例を示す斜視図である。
【図１４】本発明の半導体装置の他の構造例を示す断面図である。
【符号の説明】
【００５２】
１ イメージセンサ
１０ ＳＯＩ基板
１１ シリコン基板層
１２ ＢＯＸ層
１３ ＳＯＩ層
１６ 電極パッド
１９ 絶縁膜
２０ センサ回路
３０ 貫通電極
３３ めっき膜
３４ トレンチ（第１のトレンチ）
４０ 裏面配線
４１ 裏面電極パッド
４３ 外部端子
４３ａ 電位固定用外部端子
５０ 裏面コンタクト
５１ トレンチ（第２のトレンチ）
【特許請求の範囲】
【請求項１】
半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部電極と、を含む半導体装置の製造方法であって、
前記半導体基板層の表面から前記ＳＯＩ基板をエッチングし、前記ＳＯＩ基板を貫通し前記電極パッドに達する第１のトレンチ及び、前記半導体基板層内部で終端している第２のトレンチを形成する工程と、
前記半導体基板層の表面および前記第１および第２のトレンチの側壁および底面を覆うように絶縁膜を形成する工程と、
前記第１および第２のトレンチの底面の前記絶縁膜を除去して前記第１のトレンチの底面において前記電極パッドを露出させるとともに、前記第２のトレンチの底面において前記半導体基板層を露出させる工程と、
前記半導体基板層の表面上と前記第１および第２のトレンチの側壁および底面を覆うように導電膜を形成して前記第１のトレンチの底面において前記電極パッドに電気的に接続された前記貫通電極を形成するとともに、前記第２のトレンチの底面において前記半導体基板層に電気的に接続されたコンタクト部を形成する工程と、
前記半導体基板層の表面上の前記導電膜にパターニングを施して前記外部電極を形成するとともに前記コンタクト部に電気的に接続された電位固定用の外部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１および第２のトレンチの深さは、その開口面の径の大きさによって調整されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のトレンチの開口面の径は、前記第２のトレンチの開口面の径よりも大きいことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１および第２のトレンチを形成する工程は、異方性ウェットエッチング工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１および第２のトレンチを形成する工程はドライエッチング工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体層と半導体基板層と、前記半導体層と半導体基板層との間に形成された絶縁層とを有し、前記半導体層の表面に半導体素子及び電極パッドが形成されたＳＯＩ基板を準備する工程と、
前記半導体基板層側の表面から前記ＳＯＩ基板を開口して、前記電極パッドを露出する第１のトレンチ、及び前記半導体基板層の内部で終端する第２のトレンチを形成する工程と、
前記半導体基板層の表面と、前記第１並びに第２のトレンチの底面及び側壁とを覆うように絶縁膜を形成する工程と、
前記第１及び第２のトレンチの底面に形成された前記絶縁膜を除去して、前記第１のトレンチの底面で前記電極パッドを露出させ、前記第２のトレンチの底面で前記半導体基板層を露出させる工程と、
前記第１のトレンチの内部に前記電極パッドに電気的に接続される第１の配線を形成し、前記第２のトレンチの内部に前記半導体基板層に電気的に接続される第２の配線を形成する工程と、
前記半導体基板層の表面上に前記第１の配線と電気的に接続される外部端子を形成し、前記第２の配線と電気的に接続される電位固定用外部端子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体層と半導体基板層と、前記半導体層と半導体基板層との間に形成された絶縁層とを有し、前記半導体層の表面に半導体素子が形成されたＳＯＩ基板と、
前記半導体基板層の表面上に前記半導体基板層と絶縁されかつ前記半導体素子と電気的に接続されて形成された外部端子と、
前記半導体基板層の表面上に前記半導体基板層と電気的に接続されて形成された電位固定用外部端子と、
を有することを特徴とする半導体装置。
【請求項８】
前記電位固定用外部端子は、前記半導体基板層に設けられたトレンチを介して前記半導体基板層と電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記半導体基板層表面から前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部端子と、を含む半導体装置であって、
前記半導体基板層の表面に開口面を有し且つ前記半導体基板層の内部で終端しているトレンチの底面において前記半導体基板層に電気的に接続された導電膜を含むコンタクト部と、
前記半導体基板層の表面上に前記絶縁膜を介して設けられて前記コンタクト部に電気的に接続された電位固定用電極と、を含むことを特徴とする半導体装置。
【請求項１０】
前記半導体基板層と前記コンタクト部との間の電気的接続はショットキーコンタクトであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板層はシリコン単結晶からなり、前記トレンチは前記半導体基板層をウェットエッチングにより表出したシリコン単結晶の（１１１）結晶面からなる側壁を有することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記コンタクト部は、前記貫通電極に電気的に接続されていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記半導体基板層の表面には前記絶縁膜を介して前記貫通電極と前記外部端子とを繋ぐ裏面配線が設けられ、前記コンタクト部は前記裏面配線上に設けられていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
【請求項１４】
前記コンタクト部は前記電位固定用電極の直下に設けられていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
【請求項１５】
前記半導体素子は受光素子を含み、
前記ＳＯＩ基板の上に、前記受光素子を覆うように設けられた光透過性の支持基板を更に有することを特徴とする請求項９乃至１４のいずれか１つに記載の半導体装置。
【請求項１６】
複数の前記ＳＯＩ基板の各々はその厚み方向に積層され、前記外部端子を介して積層方向に互いに電気的に接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１】
半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部電極と、を含む半導体装置の製造方法であって、
前記半導体基板層の表面から前記ＳＯＩ基板をエッチングし、前記ＳＯＩ基板を貫通し前記電極パッドに達する第１のトレンチ及び、前記半導体基板層内部で終端している第２のトレンチを形成する工程と、
前記半導体基板層の表面および前記第１および第２のトレンチの側壁および底面を覆うように絶縁膜を形成する工程と、
前記第１および第２のトレンチの底面の前記絶縁膜を除去して前記第１のトレンチの底面において前記電極パッドを露出させるとともに、前記第２のトレンチの底面において前記半導体基板層を露出させる工程と、
前記半導体基板層の表面上と前記第１および第２のトレンチの側壁および底面を覆うように導電膜を形成して前記第１のトレンチの底面において前記電極パッドに電気的に接続された前記貫通電極を形成するとともに、前記第２のトレンチの底面において前記半導体基板層に電気的に接続されたコンタクト部を形成する工程と、
前記半導体基板層の表面上の前記導電膜にパターニングを施して前記外部電極を形成するとともに前記コンタクト部に電気的に接続された電位固定用の外部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１および第２のトレンチの深さは、その開口面の径の大きさによって調整されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のトレンチの開口面の径は、前記第２のトレンチの開口面の径よりも大きいことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１および第２のトレンチを形成する工程は、異方性ウェットエッチング工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１および第２のトレンチを形成する工程はドライエッチング工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体層と半導体基板層と、前記半導体層と半導体基板層との間に形成された絶縁層とを有し、前記半導体層の表面に半導体素子及び電極パッドが形成されたＳＯＩ基板を準備する工程と、
前記半導体基板層側の表面から前記ＳＯＩ基板を開口して、前記電極パッドを露出する第１のトレンチ、及び前記半導体基板層の内部で終端する第２のトレンチを形成する工程と、
前記半導体基板層の表面と、前記第１並びに第２のトレンチの底面及び側壁とを覆うように絶縁膜を形成する工程と、
前記第１及び第２のトレンチの底面に形成された前記絶縁膜を除去して、前記第１のトレンチの底面で前記電極パッドを露出させ、前記第２のトレンチの底面で前記半導体基板層を露出させる工程と、
前記第１のトレンチの内部に前記電極パッドに電気的に接続される第１の配線を形成し、前記第２のトレンチの内部に前記半導体基板層に電気的に接続される第２の配線を形成する工程と、
前記半導体基板層の表面上に前記第１の配線と電気的に接続される外部端子を形成し、前記第２の配線と電気的に接続される電位固定用外部端子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体層と半導体基板層と、前記半導体層と半導体基板層との間に形成された絶縁層とを有し、前記半導体層の表面に半導体素子が形成されたＳＯＩ基板と、
前記半導体基板層の表面上に前記半導体基板層と絶縁されかつ前記半導体素子と電気的に接続されて形成された外部端子と、
前記半導体基板層の表面上に前記半導体基板層と電気的に接続されて形成された電位固定用外部端子と、
を有することを特徴とする半導体装置。
【請求項８】
前記電位固定用外部端子は、前記半導体基板層に設けられたトレンチを介して前記半導体基板層と電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板層と表面に半導体素子および電極パッドが形成された半導体層との間に絶縁膜を有するＳＯＩ基板と、前記半導体基板層表面から前記ＳＯＩ基板を貫通し前記電極パッドに電気的に接続された貫通電極と、前記半導体基板層の表面上に絶縁膜を介して設けられて前記貫通電極に電気的に接続された外部端子と、を含む半導体装置であって、
前記半導体基板層の表面に開口面を有し且つ前記半導体基板層の内部で終端しているトレンチの底面において前記半導体基板層に電気的に接続された導電膜を含むコンタクト部と、
前記半導体基板層の表面上に前記絶縁膜を介して設けられて前記コンタクト部に電気的に接続された電位固定用電極と、を含むことを特徴とする半導体装置。
【請求項１０】
前記半導体基板層と前記コンタクト部との間の電気的接続はショットキーコンタクトであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板層はシリコン単結晶からなり、前記トレンチは前記半導体基板層をウェットエッチングにより表出したシリコン単結晶の（１１１）結晶面からなる側壁を有することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記コンタクト部は、前記貫通電極に電気的に接続されていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記半導体基板層の表面には前記絶縁膜を介して前記貫通電極と前記外部端子とを繋ぐ裏面配線が設けられ、前記コンタクト部は前記裏面配線上に設けられていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
【請求項１４】
前記コンタクト部は前記電位固定用電極の直下に設けられていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
【請求項１５】
前記半導体素子は受光素子を含み、
前記ＳＯＩ基板の上に、前記受光素子を覆うように設けられた光透過性の支持基板を更に有することを特徴とする請求項９乃至１４のいずれか１つに記載の半導体装置。
【請求項１６】
複数の前記ＳＯＩ基板の各々はその厚み方向に積層され、前記外部端子を介して積層方向に互いに電気的に接続されていることを特徴とする請求項９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
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【図４】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−１１４１９９（Ｐ２０１０−１１４１９９Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００８−２８４２９０（Ｐ２００８−２８４２９０）
【出願日】平成２０年１１月５日（２００８．１１．５）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２０年１１月５日（２００８．１１．５）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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