半導体装置
【課題】別々の配線から電源電力が供給される半導体素子が形成された互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することを可能とする。
【解決手段】半導体基板２０の第１ウェル領域２２に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第１配線３６と、第１配線３６上に形成された第１絶縁層４６と、半導体基板２０の第１ウェル領域２２とは独立している第２ウェル領域２４に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第２配線３８と、を設け、第１配線３６と第２配線３８とを第１絶縁層４６によって電気的に絶縁する。
【解決手段】半導体基板２０の第１ウェル領域２２に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第１配線３６と、第１配線３６上に形成された第１絶縁層４６と、半導体基板２０の第１ウェル領域２２とは独立している第２ウェル領域２４に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第２配線３８と、を設け、第１配線３６と第２配線３８とを第１絶縁層４６によって電気的に絶縁する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源配線構造に特徴を有する半導体装置に関する。
【背景技術】
【０００２】
図５の平面図及び図６の断面図に従来の半導体装置の構成を示す。図６は、図５のラインａ−ａに沿った断面図を示す。
【０００３】
半導体装置は、第１ウェル１２及び第２ウェル１４が表面領域に形成された半導体基板１０を含む。第１ウェル１２と第２ウェル１４は、半導体基板１０の表面内において互いに接触し合わない独立したウェルとして形成される。そして、第１ウェル１２には素子１３、第２ウェル１４には素子１５が形成される。第１ウェル１２及び第２ウェル１４の領域上を含む半導体基板１０上には絶縁膜１６が形成され、その絶縁膜１６を挟んで半導体基板１０上に配線層が形成される。配線層は、アルミニウム、銅又はそれらの合金等の導電体の第１配線１８ａ，第２配線１８ｂを含む。
【０００４】
第１配線１８ａは、第１ウェル１２を含む一又は複数のウェルに形成された半導体素子に電源ＶＤＤ１を供給するために用いられる。第２配線１８ｂは、第２ウェル１４を含む電源ＶＤＤ１が供給されていない一又は複数のウェルに形成された半導体素子に電源ＶＤＤ２を供給するために用いられる。
【０００５】
【特許文献１】特開平８−３３０５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、第１配線１８ａは、半導体基板１０の表面において第１ウェル１２の形成領域に沿うように延設される。第２配線１８ｂは、半導体基板１０の表面において第２ウェル１４の形成領域に沿うように延設される。ここで、絶縁膜１６上で第１配線１８ａと第２配線１８ｂとが交差しないようにするためには第１配線１８ａと第２配線１８ｂとを平行に延設する必要がある。
【０００７】
しかしながら、第１配線１８ａと第２配線１８ｂとを平行に延設した場合、第１ウェル１２に対して第１配線１８ａの延設方向に隣り合うウェル領域Ａには第１配線１８ａにより電源電力を供給する他なく、第２ウェル１４に対して第２配線１８ｂの延設方向に隣り合うウェル領域Ｂには第２配線１８ｂにより電源電力を供給する他ない。しかしながら、第１配線１８ａによって供給される電源ＶＤＤ１によって駆動される一又は複数のウェル領域と、第２配線１８ｂによって供給される電源ＶＤＤ２によって駆動される一又は複数のウェル領域と、のウェル面積の差が大きいと、第１配線１８ａ又は第２配線１８ｂの延設方向に沿ったウェル領域の面積の差の分だけ空き領域となるため、チップレイアウトにおいて無駄な領域が発生してしまうという問題がある。これに伴って、半導体装置のサイズが無駄に大きくなるという問題も生ずる。
【課題を解決するための手段】
【０００８】
本発明の１つの態様は、複数の半導体素子が形成された半導体装置であって、半導体基板の第１ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第１配線と、前記第１配線上に形成された第１絶縁層と、前記半導体基板の前記第１ウェルとは独立している第２ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第２配線と、を備え、前記第１配線と前記第２配線とは前記第１絶縁層によって電気的に絶縁されていることを特徴とする。
【０００９】
ここで、前記第１配線上に形成された第２絶縁層と、前記第２絶縁層上に形成され、前記第１配線、前記第２配線及び前記半導体基板の少なくとも１つ接続される第３配線と、をさらに備え、前記第１配線と前記第３配線とは前記第２絶縁層を挟んで積層されていると共に、前記第３配線と前記第２配線とは前記第１絶縁層を挟んで積層されていることが好適である。
【００１０】
また、前記第１配線における主となる配線方向と、前記第２配線における主となる配線方向と、が同一方向であることが好適である。
【００１１】
このような構成において、前記第１配線及び前記第２配線のいずれか一方による電源電力の供給を続けつつ、他方による電源電力の供給を停止させることができる。
【００１２】
例えば、前記第１ウェルに形成されている半導体素子はシフトレジスタを構成し、前記第２ウェルに形成されている半導体素子は前記シフトレジスタに保持されている情報の少なくとも一部を待避するメモリを構成し、前記第１配線による前記シフトレジスタへの電源電力の供給を停止する前に前記メモリに前記シフトレジスタに保持されている情報の少なくとも一部を待避させ、前記第１配線による前記シフトレジスタへの電源電力の供給を再開した後に前記シフトレジスタに前記メモリに保持されている情報の少なくとも一部を戻すことを特徴とする半導体装置とすることができる。
【発明の効果】
【００１３】
本発明によれば、別々の配線から電源電力が供給される半導体素子が形成された互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することができる。
【発明を実施するための最良の形態】
【００１４】
本発明実施の形態における半導体装置の構成を図１の平面図及び図２の断面図に示す。図２は、図１の平面図におけるｂ−ｂラインに沿った断面図である。なお、図１及び図２に示す半導体装置の構成は特に特定の回路素子を表したものではない。
【００１５】
本発明実施の形態における半導体装置は、半導体基板２０、第１ウェル領域２２、第２ウェル領域２４、第１活性領域２６、第２活性領域２８、第３活性領域３０、第４活性領域３２、第５活性領域３４、第１配線３６、第２配線３８、第３配線４０、接地配線４２、ベース絶縁層４４、第１絶縁層４６及び第２絶縁層４８を含んで構成される。
【００１６】
半導体基板２０は、Ｐ型の導電性を有する半導体基板である。半導体基板２０は、例えば、シリコン基板、砒化ガリウム基板等とすることができる。
【００１７】
第１ウェル領域２２は、Ｎ型の導電性を有する領域であり、半導体基板２０の表面に形成される。第１ウェル領域２２は、半導体基板２０と逆の導電性を有するＮ型ドーパントを半導体基板２０の表面に添加して形成される。第１ウェル領域２２におけるＮ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。
【００１８】
第２ウェル領域２４は、Ｎ型の導電性を有する領域であり、半導体基板２０の表面に形成される。第２ウェル領域２４は、半導体基板２０と逆の導電性を有するＮ型ドーパントを半導体基板２０の表面に添加して形成される。第２ウェル領域２４におけるＮ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。第２ウェル領域２４は、第１ウェル領域２２と半導体基板２０において平面的に接触しないように分離して形成される。
【００１９】
第１活性領域２６は、Ｎ型の導電性を有するコンタクト領域であり、半導体基板２０の表面に形成される。第１活性領域２６は、半導体基板２０の表面に形成された第１ウェル領域２２に取り囲まれるように形成される。第１活性領域２６は、Ｎ型ドーパントを半導体基板２０の表面に添加して形成される。第１活性領域２６におけるＮ型ドーパントのドーピング濃度は第１ウェル領域２２のＮ型ドーパントのドーピング濃度よりも高くする。
【００２０】
第２活性領域２８は、Ｎ型の導電性を有する素子形成領域であり、半導体基板２０の表面に形成される。第２活性領域２８は、例えば、半導体装置に形成される電界効果型トランジスタのドレイン領域やソース領域として使用される。第２活性領域２８は、半導体基板２０の表面における第１ウェル領域２２と第２ウェル領域２４との間に形成される。第２活性領域２８は、Ｎ型ドーパントを半導体基板２０の表面に添加して形成される。第２活性領域２８におけるＮ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。
【００２１】
第３活性領域３０は、Ｐ型の導電性を有する素子形成領域であり、半導体基板２０の表面に形成される。第３活性領域３０は、例えば、半導体装置に形成される電界効果型トランジスタのドレイン領域やソース領域として使用される。第３活性領域３０は、半導体基板２０の表面に形成された第２ウェル領域２４に取り囲まれるように形成される。第３活性領域３０は、Ｐ型ドーパントを半導体基板２０の表面に添加して形成される。第３活性領域３０におけるＰ型ドーパントのドーピング濃度は第２ウェル領域２４のＮ型ドーパントのドーピング濃度よりも高くする。
【００２２】
第４活性領域３２は、Ｎ型の導電性を有するコンタクト領域であり、半導体基板２０の表面に形成される。第４活性領域３２は、半導体基板２０の表面に形成された第２ウェル領域２４に取り囲まれるように形成される。第４活性領域３２は、Ｎ型ドーパントを半導体基板２０の表面に添加して形成される。第４活性領域３２におけるＮ型ドーパントのドーピング濃度は第２ウェル領域２４のＮ型ドーパントのドーピング濃度よりも高くする。
【００２３】
第５活性領域３４は、Ｐ型の導電性を有するコンタクト領域であり、半導体基板２０の表面に形成される。第５活性領域３４は、半導体基板２０の表面において第２ウェル領域２４を挟んで第１ウェル領域２２と反対側に配設される。第５活性領域３４は、接地配線４２のコンタクトに使用される。第５活性領域３４は、Ｐ型ドーパントを半導体基板２０の表面に添加して形成される。第５活性領域３４におけるＰ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。
【００２４】
第１配線３６は、半導体装置における第１の電源ラインとなる配線である。第１配線３６は、半導体基板２０の表面上にベース絶縁層４４を挟んで形成される。すなわち、第１配線３６は半導体装置の第１層目の配線層として形成される。第１配線３６には電源電圧ＶＤＤ１が印加され、コンタクトホールを介して第１ウェル領域２２に形成された第１活性領域２６等に電源電圧ＶＤＤ１を供給する。
【００２５】
第２配線３８は、半導体装置における第２の電源ラインとなる配線である。第２配線３８は、半導体基板２０の表面上にベース絶縁層４４，第１絶縁層４６及び第２絶縁層４８を挟んで形成される。すなわち、第２配線３８は半導体装置の第３層目の配線層として形成される。第２配線３８は、第１絶縁層４６又は第２絶縁層４８により第１配線３６から電気的に絶縁されている。また、一般的に、第２配線３８は、第１配線３６とほぼ平行に設けられる。
【００２６】
本実施の形態における半導体装置は、第１配線３６とは異なる層の配線である第２配線３８により電源電圧ＶＤＤ２を供給する点に１つの特徴を有する。第２配線３８には電源電圧ＶＤＤ２が印加され、コンタクトホールを介して第２ウェル領域２４に形成された第４活性領域３２等に電源電圧ＶＤＤ２を供給する。電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１とは異なる電圧としてもよい。
【００２７】
第３配線４０は、半導体装置の第２層目の配線層として形成される。第３配線４０は、半導体装置において主に第１配線３６及び第２配線３８と交差する方向への配線に用いられる。第３配線４０は、半導体基板２０の表面上にベース絶縁層４４及び第１絶縁層４６を挟んで形成され、その上に第２絶縁層４８が形成される。第３配線４０は、コンタクトホールを介して、第１配線３６、第２配線３８及び半導体基板２０の各領域に接続される。
【００２８】
接地配線４２は、半導体装置における接地ラインとなる配線である。接地配線４２は、半導体基板２０の表面上にベース絶縁層４４を挟んで形成される。すなわち、接地配線４２は半導体装置の第１層目の配線層として形成される。接地配線４２は接地され、コンタクトホールを介して半導体基板２０に形成された第５活性領域３４等を接地する。
【００２９】
なお、第１配線３６、第２配線３８、第３配線４０及び接地配線４２はアルミニウム、銅、銀、金及びそれらの合金等の導電体で形成することができる。また、ベース絶縁層４４、第１絶縁層４６及び第２絶縁層４８は、酸化シリコン、窒化シリコン、チタン酸バリウム等の絶縁材料又は高誘電材料で形成することができる。ただし、本発明の適用範囲はこれらに限定されるものではない。
【００３０】
このように、第１配線３６と第２配線３８とを電気的に絶縁された構成とすることによって、同一のセル内において互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することができる。例えば、図３の平面図に示すように、第１配線３６から電源電圧ＶＤＤ１が供給される第１ウェル領域２２は第１配線３６の延設方向に沿って配置し、第２配線３８から電源電圧ＶＤＤ２が供給される第２ウェル領域２４は第１ウェル領域２２の延設長さよりも短い延設長さを有する領域とすることが可能となる。
【００３１】
また、第１配線３６と第２配線３８とを別々に制御することが可能である。例えば、第１配線３６から電源電圧ＶＤＤ１が供給される第１ウェル領域２２に形成される半導体素子と、第２別々の配線から電源電力が供給される第２ウェル領域２４に形成された半導体素子と、に対する電源供給を独立に制御することが可能となる。例えば、第１配線３６に印加される電源電圧ＶＤＤ１と第２配線３８に印加される電源電圧ＶＤＤ２とを異なる電圧としてもよい。また、第１配線３６及び第２配線３８のいずれか一方への電源の供給を停止させ、他方の電源の供給のみ続けることによって半導体装置をスタンバイモードにすることも可能である。
【００３２】
例えば、本実施の形態における半導体装置は、図４に示すようなリテンション機能を有するフリップフロップ回路に適用することが好適である。
【００３３】
リテンション機能を有するフリップフロップ回路は、フリップフロップへの電源の供給を停止させた時にデータを保持するためのリテンション用のラッチ部５０を含んで構成される。電源供給を停止する前にスレーブ端の値をリテンション用のラッチ部５０に保存した後、電源供給を停止させる。電源停止に伴ってマスタスレーブラッチ５２，５４のデータが消失されても、ラッチ部５０に電源を供給し続けることによってラッチ部５０に保持されたデータは保持し続けることができる。そして、再びマスタスレーブラッチ５２，５４に電源を供給した時にラッチ部５０に保持されているデータをスレーブ端に戻すことができる。
【００３４】
例えば、第１ウェル領域２２にはマスタスレーブラッチ５２，５４を含むシフトレジスタを構成し、第２ウェル領域２４にはリテンション用のラッチ部５０を形成する。これにより、第１配線３６から第１ウェル領域２２への電源供給を停止させたときには、第２ウェル領域２４には第２配線３８からの電源供給を継続し、第２ウェル領域２４に形成したラッチ部５０にデータを待避させておくことができる。
【００３５】
ただし、本実施の形態における半導体装置の適用範囲はこれに限定されるものではなく、他の機能を有する回路に適用してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図３】本発明の実施の形態における半導体装置の具体的な構成例を示す平面図である。
【図４】リテンション機能を有するフリップフロップ回路の構成を示す図である。
【図５】従来の半導体装置の構成を示す平面図である。
【図６】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００３７】
１０ 半導体基板、１２ 第１ウェル、１４ 第２ウェル、１６ 絶縁膜、１８ａ 第１配線、１８ｂ 第２配線、２０ 半導体基板、２２ 第１ウェル領域、２４ 第２ウェル領域、２６ 第１活性領域、２８ 第２活性領域、３０ 第３活性領域、３２ 第４活性領域、３４ 第５活性領域、３６ 第１配線、３８ 第２配線、４０ 第３配線、４２ 接地配線、４４ ベース絶縁層、４６ 第１絶縁層、４８ 第２絶縁層、５０ ラッチ部、５２，５４ マスタスレーブラッチ。
【技術分野】
【０００１】
本発明は、電源配線構造に特徴を有する半導体装置に関する。
【背景技術】
【０００２】
図５の平面図及び図６の断面図に従来の半導体装置の構成を示す。図６は、図５のラインａ−ａに沿った断面図を示す。
【０００３】
半導体装置は、第１ウェル１２及び第２ウェル１４が表面領域に形成された半導体基板１０を含む。第１ウェル１２と第２ウェル１４は、半導体基板１０の表面内において互いに接触し合わない独立したウェルとして形成される。そして、第１ウェル１２には素子１３、第２ウェル１４には素子１５が形成される。第１ウェル１２及び第２ウェル１４の領域上を含む半導体基板１０上には絶縁膜１６が形成され、その絶縁膜１６を挟んで半導体基板１０上に配線層が形成される。配線層は、アルミニウム、銅又はそれらの合金等の導電体の第１配線１８ａ，第２配線１８ｂを含む。
【０００４】
第１配線１８ａは、第１ウェル１２を含む一又は複数のウェルに形成された半導体素子に電源ＶＤＤ１を供給するために用いられる。第２配線１８ｂは、第２ウェル１４を含む電源ＶＤＤ１が供給されていない一又は複数のウェルに形成された半導体素子に電源ＶＤＤ２を供給するために用いられる。
【０００５】
【特許文献１】特開平８−３３０５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、第１配線１８ａは、半導体基板１０の表面において第１ウェル１２の形成領域に沿うように延設される。第２配線１８ｂは、半導体基板１０の表面において第２ウェル１４の形成領域に沿うように延設される。ここで、絶縁膜１６上で第１配線１８ａと第２配線１８ｂとが交差しないようにするためには第１配線１８ａと第２配線１８ｂとを平行に延設する必要がある。
【０００７】
しかしながら、第１配線１８ａと第２配線１８ｂとを平行に延設した場合、第１ウェル１２に対して第１配線１８ａの延設方向に隣り合うウェル領域Ａには第１配線１８ａにより電源電力を供給する他なく、第２ウェル１４に対して第２配線１８ｂの延設方向に隣り合うウェル領域Ｂには第２配線１８ｂにより電源電力を供給する他ない。しかしながら、第１配線１８ａによって供給される電源ＶＤＤ１によって駆動される一又は複数のウェル領域と、第２配線１８ｂによって供給される電源ＶＤＤ２によって駆動される一又は複数のウェル領域と、のウェル面積の差が大きいと、第１配線１８ａ又は第２配線１８ｂの延設方向に沿ったウェル領域の面積の差の分だけ空き領域となるため、チップレイアウトにおいて無駄な領域が発生してしまうという問題がある。これに伴って、半導体装置のサイズが無駄に大きくなるという問題も生ずる。
【課題を解決するための手段】
【０００８】
本発明の１つの態様は、複数の半導体素子が形成された半導体装置であって、半導体基板の第１ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第１配線と、前記第１配線上に形成された第１絶縁層と、前記半導体基板の前記第１ウェルとは独立している第２ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第２配線と、を備え、前記第１配線と前記第２配線とは前記第１絶縁層によって電気的に絶縁されていることを特徴とする。
【０００９】
ここで、前記第１配線上に形成された第２絶縁層と、前記第２絶縁層上に形成され、前記第１配線、前記第２配線及び前記半導体基板の少なくとも１つ接続される第３配線と、をさらに備え、前記第１配線と前記第３配線とは前記第２絶縁層を挟んで積層されていると共に、前記第３配線と前記第２配線とは前記第１絶縁層を挟んで積層されていることが好適である。
【００１０】
また、前記第１配線における主となる配線方向と、前記第２配線における主となる配線方向と、が同一方向であることが好適である。
【００１１】
このような構成において、前記第１配線及び前記第２配線のいずれか一方による電源電力の供給を続けつつ、他方による電源電力の供給を停止させることができる。
【００１２】
例えば、前記第１ウェルに形成されている半導体素子はシフトレジスタを構成し、前記第２ウェルに形成されている半導体素子は前記シフトレジスタに保持されている情報の少なくとも一部を待避するメモリを構成し、前記第１配線による前記シフトレジスタへの電源電力の供給を停止する前に前記メモリに前記シフトレジスタに保持されている情報の少なくとも一部を待避させ、前記第１配線による前記シフトレジスタへの電源電力の供給を再開した後に前記シフトレジスタに前記メモリに保持されている情報の少なくとも一部を戻すことを特徴とする半導体装置とすることができる。
【発明の効果】
【００１３】
本発明によれば、別々の配線から電源電力が供給される半導体素子が形成された互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することができる。
【発明を実施するための最良の形態】
【００１４】
本発明実施の形態における半導体装置の構成を図１の平面図及び図２の断面図に示す。図２は、図１の平面図におけるｂ−ｂラインに沿った断面図である。なお、図１及び図２に示す半導体装置の構成は特に特定の回路素子を表したものではない。
【００１５】
本発明実施の形態における半導体装置は、半導体基板２０、第１ウェル領域２２、第２ウェル領域２４、第１活性領域２６、第２活性領域２８、第３活性領域３０、第４活性領域３２、第５活性領域３４、第１配線３６、第２配線３８、第３配線４０、接地配線４２、ベース絶縁層４４、第１絶縁層４６及び第２絶縁層４８を含んで構成される。
【００１６】
半導体基板２０は、Ｐ型の導電性を有する半導体基板である。半導体基板２０は、例えば、シリコン基板、砒化ガリウム基板等とすることができる。
【００１７】
第１ウェル領域２２は、Ｎ型の導電性を有する領域であり、半導体基板２０の表面に形成される。第１ウェル領域２２は、半導体基板２０と逆の導電性を有するＮ型ドーパントを半導体基板２０の表面に添加して形成される。第１ウェル領域２２におけるＮ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。
【００１８】
第２ウェル領域２４は、Ｎ型の導電性を有する領域であり、半導体基板２０の表面に形成される。第２ウェル領域２４は、半導体基板２０と逆の導電性を有するＮ型ドーパントを半導体基板２０の表面に添加して形成される。第２ウェル領域２４におけるＮ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。第２ウェル領域２４は、第１ウェル領域２２と半導体基板２０において平面的に接触しないように分離して形成される。
【００１９】
第１活性領域２６は、Ｎ型の導電性を有するコンタクト領域であり、半導体基板２０の表面に形成される。第１活性領域２６は、半導体基板２０の表面に形成された第１ウェル領域２２に取り囲まれるように形成される。第１活性領域２６は、Ｎ型ドーパントを半導体基板２０の表面に添加して形成される。第１活性領域２６におけるＮ型ドーパントのドーピング濃度は第１ウェル領域２２のＮ型ドーパントのドーピング濃度よりも高くする。
【００２０】
第２活性領域２８は、Ｎ型の導電性を有する素子形成領域であり、半導体基板２０の表面に形成される。第２活性領域２８は、例えば、半導体装置に形成される電界効果型トランジスタのドレイン領域やソース領域として使用される。第２活性領域２８は、半導体基板２０の表面における第１ウェル領域２２と第２ウェル領域２４との間に形成される。第２活性領域２８は、Ｎ型ドーパントを半導体基板２０の表面に添加して形成される。第２活性領域２８におけるＮ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。
【００２１】
第３活性領域３０は、Ｐ型の導電性を有する素子形成領域であり、半導体基板２０の表面に形成される。第３活性領域３０は、例えば、半導体装置に形成される電界効果型トランジスタのドレイン領域やソース領域として使用される。第３活性領域３０は、半導体基板２０の表面に形成された第２ウェル領域２４に取り囲まれるように形成される。第３活性領域３０は、Ｐ型ドーパントを半導体基板２０の表面に添加して形成される。第３活性領域３０におけるＰ型ドーパントのドーピング濃度は第２ウェル領域２４のＮ型ドーパントのドーピング濃度よりも高くする。
【００２２】
第４活性領域３２は、Ｎ型の導電性を有するコンタクト領域であり、半導体基板２０の表面に形成される。第４活性領域３２は、半導体基板２０の表面に形成された第２ウェル領域２４に取り囲まれるように形成される。第４活性領域３２は、Ｎ型ドーパントを半導体基板２０の表面に添加して形成される。第４活性領域３２におけるＮ型ドーパントのドーピング濃度は第２ウェル領域２４のＮ型ドーパントのドーピング濃度よりも高くする。
【００２３】
第５活性領域３４は、Ｐ型の導電性を有するコンタクト領域であり、半導体基板２０の表面に形成される。第５活性領域３４は、半導体基板２０の表面において第２ウェル領域２４を挟んで第１ウェル領域２２と反対側に配設される。第５活性領域３４は、接地配線４２のコンタクトに使用される。第５活性領域３４は、Ｐ型ドーパントを半導体基板２０の表面に添加して形成される。第５活性領域３４におけるＰ型ドーパントのドーピング濃度は半導体基板２０のＰ型ドーパントのドーピング濃度よりも高くする。
【００２４】
第１配線３６は、半導体装置における第１の電源ラインとなる配線である。第１配線３６は、半導体基板２０の表面上にベース絶縁層４４を挟んで形成される。すなわち、第１配線３６は半導体装置の第１層目の配線層として形成される。第１配線３６には電源電圧ＶＤＤ１が印加され、コンタクトホールを介して第１ウェル領域２２に形成された第１活性領域２６等に電源電圧ＶＤＤ１を供給する。
【００２５】
第２配線３８は、半導体装置における第２の電源ラインとなる配線である。第２配線３８は、半導体基板２０の表面上にベース絶縁層４４，第１絶縁層４６及び第２絶縁層４８を挟んで形成される。すなわち、第２配線３８は半導体装置の第３層目の配線層として形成される。第２配線３８は、第１絶縁層４６又は第２絶縁層４８により第１配線３６から電気的に絶縁されている。また、一般的に、第２配線３８は、第１配線３６とほぼ平行に設けられる。
【００２６】
本実施の形態における半導体装置は、第１配線３６とは異なる層の配線である第２配線３８により電源電圧ＶＤＤ２を供給する点に１つの特徴を有する。第２配線３８には電源電圧ＶＤＤ２が印加され、コンタクトホールを介して第２ウェル領域２４に形成された第４活性領域３２等に電源電圧ＶＤＤ２を供給する。電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１とは異なる電圧としてもよい。
【００２７】
第３配線４０は、半導体装置の第２層目の配線層として形成される。第３配線４０は、半導体装置において主に第１配線３６及び第２配線３８と交差する方向への配線に用いられる。第３配線４０は、半導体基板２０の表面上にベース絶縁層４４及び第１絶縁層４６を挟んで形成され、その上に第２絶縁層４８が形成される。第３配線４０は、コンタクトホールを介して、第１配線３６、第２配線３８及び半導体基板２０の各領域に接続される。
【００２８】
接地配線４２は、半導体装置における接地ラインとなる配線である。接地配線４２は、半導体基板２０の表面上にベース絶縁層４４を挟んで形成される。すなわち、接地配線４２は半導体装置の第１層目の配線層として形成される。接地配線４２は接地され、コンタクトホールを介して半導体基板２０に形成された第５活性領域３４等を接地する。
【００２９】
なお、第１配線３６、第２配線３８、第３配線４０及び接地配線４２はアルミニウム、銅、銀、金及びそれらの合金等の導電体で形成することができる。また、ベース絶縁層４４、第１絶縁層４６及び第２絶縁層４８は、酸化シリコン、窒化シリコン、チタン酸バリウム等の絶縁材料又は高誘電材料で形成することができる。ただし、本発明の適用範囲はこれらに限定されるものではない。
【００３０】
このように、第１配線３６と第２配線３８とを電気的に絶縁された構成とすることによって、同一のセル内において互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することができる。例えば、図３の平面図に示すように、第１配線３６から電源電圧ＶＤＤ１が供給される第１ウェル領域２２は第１配線３６の延設方向に沿って配置し、第２配線３８から電源電圧ＶＤＤ２が供給される第２ウェル領域２４は第１ウェル領域２２の延設長さよりも短い延設長さを有する領域とすることが可能となる。
【００３１】
また、第１配線３６と第２配線３８とを別々に制御することが可能である。例えば、第１配線３６から電源電圧ＶＤＤ１が供給される第１ウェル領域２２に形成される半導体素子と、第２別々の配線から電源電力が供給される第２ウェル領域２４に形成された半導体素子と、に対する電源供給を独立に制御することが可能となる。例えば、第１配線３６に印加される電源電圧ＶＤＤ１と第２配線３８に印加される電源電圧ＶＤＤ２とを異なる電圧としてもよい。また、第１配線３６及び第２配線３８のいずれか一方への電源の供給を停止させ、他方の電源の供給のみ続けることによって半導体装置をスタンバイモードにすることも可能である。
【００３２】
例えば、本実施の形態における半導体装置は、図４に示すようなリテンション機能を有するフリップフロップ回路に適用することが好適である。
【００３３】
リテンション機能を有するフリップフロップ回路は、フリップフロップへの電源の供給を停止させた時にデータを保持するためのリテンション用のラッチ部５０を含んで構成される。電源供給を停止する前にスレーブ端の値をリテンション用のラッチ部５０に保存した後、電源供給を停止させる。電源停止に伴ってマスタスレーブラッチ５２，５４のデータが消失されても、ラッチ部５０に電源を供給し続けることによってラッチ部５０に保持されたデータは保持し続けることができる。そして、再びマスタスレーブラッチ５２，５４に電源を供給した時にラッチ部５０に保持されているデータをスレーブ端に戻すことができる。
【００３４】
例えば、第１ウェル領域２２にはマスタスレーブラッチ５２，５４を含むシフトレジスタを構成し、第２ウェル領域２４にはリテンション用のラッチ部５０を形成する。これにより、第１配線３６から第１ウェル領域２２への電源供給を停止させたときには、第２ウェル領域２４には第２配線３８からの電源供給を継続し、第２ウェル領域２４に形成したラッチ部５０にデータを待避させておくことができる。
【００３５】
ただし、本実施の形態における半導体装置の適用範囲はこれに限定されるものではなく、他の機能を有する回路に適用してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態における半導体装置の構成を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図３】本発明の実施の形態における半導体装置の具体的な構成例を示す平面図である。
【図４】リテンション機能を有するフリップフロップ回路の構成を示す図である。
【図５】従来の半導体装置の構成を示す平面図である。
【図６】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００３７】
１０ 半導体基板、１２ 第１ウェル、１４ 第２ウェル、１６ 絶縁膜、１８ａ 第１配線、１８ｂ 第２配線、２０ 半導体基板、２２ 第１ウェル領域、２４ 第２ウェル領域、２６ 第１活性領域、２８ 第２活性領域、３０ 第３活性領域、３２ 第４活性領域、３４ 第５活性領域、３６ 第１配線、３８ 第２配線、４０ 第３配線、４２ 接地配線、４４ ベース絶縁層、４６ 第１絶縁層、４８ 第２絶縁層、５０ ラッチ部、５２，５４ マスタスレーブラッチ。
【特許請求の範囲】
【請求項１】
複数の半導体素子が形成された半導体装置であって、
半導体基板の第１ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第１配線と、
前記第１配線上に形成された第１絶縁層と、
前記半導体基板の前記第１ウェルとは独立している第２ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第２配線と、
を備え、
前記第１配線と前記第２配線とは前記第１絶縁層によって電気的に絶縁されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１配線上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、前記第１配線、前記第２配線及び前記半導体基板の少なくとも１つ接続される第３配線と、をさらに備え、
前記第１配線と前記第３配線とは前記第２絶縁層を挟んで積層されていると共に、前記第３配線と前記第２配線とは前記第１絶縁層を挟んで積層されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１配線における主となる配線方向と、前記第２配線における主となる配線方向と、が同一方向であることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置であって、
前記第１配線及び前記第２配線のいずれか一方による電源電力の供給を続けつつ、他方による電源電力の供給を停止させることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１ウェルに形成されている半導体素子はシフトレジスタを構成し、
前記第２ウェルに形成されている半導体素子は前記シフトレジスタに保持されている情報の少なくとも一部を待避するメモリを構成し、
前記第１配線による前記シフトレジスタへの電源電力の供給を停止する前に前記メモリに前記シフトレジスタに保持されている情報の少なくとも一部を待避させ、
前記第１配線による前記シフトレジスタへの電源電力の供給を再開した後に前記シフトレジスタに前記メモリに保持されている情報の少なくとも一部を戻すことを特徴とする半導体装置。
【請求項１】
複数の半導体素子が形成された半導体装置であって、
半導体基板の第１ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第１配線と、
前記第１配線上に形成された第１絶縁層と、
前記半導体基板の前記第１ウェルとは独立している第２ウェルに形成された前記複数の半導体素子の少なくとも一部に電源電力を供給する第２配線と、
を備え、
前記第１配線と前記第２配線とは前記第１絶縁層によって電気的に絶縁されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１配線上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、前記第１配線、前記第２配線及び前記半導体基板の少なくとも１つ接続される第３配線と、をさらに備え、
前記第１配線と前記第３配線とは前記第２絶縁層を挟んで積層されていると共に、前記第３配線と前記第２配線とは前記第１絶縁層を挟んで積層されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第１配線における主となる配線方向と、前記第２配線における主となる配線方向と、が同一方向であることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置であって、
前記第１配線及び前記第２配線のいずれか一方による電源電力の供給を続けつつ、他方による電源電力の供給を停止させることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１ウェルに形成されている半導体素子はシフトレジスタを構成し、
前記第２ウェルに形成されている半導体素子は前記シフトレジスタに保持されている情報の少なくとも一部を待避するメモリを構成し、
前記第１配線による前記シフトレジスタへの電源電力の供給を停止する前に前記メモリに前記シフトレジスタに保持されている情報の少なくとも一部を待避させ、
前記第１配線による前記シフトレジスタへの電源電力の供給を再開した後に前記シフトレジスタに前記メモリに保持されている情報の少なくとも一部を戻すことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−７３９０４（Ｐ２０１０−７３９０４Ａ）
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願番号】特願２００８−２４００２２（Ｐ２００８−２４００２２）
【出願日】平成２０年９月１８日（２００８．９．１８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２２年４月２日（２０１０．４．２）
【国際特許分類】
【出願日】平成２０年９月１８日（２００８．９．１８）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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