【課題】 標準的直交回路のためのハイブリッド配向構造のためのデバイス及び方法を提供する。
【解決手段】 本発明の実施形態の集積回路は、第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板（６００）を備える。第１領域の第１結晶配向は、第２領域の第２結晶配向に平行でも垂直でもない。集積回路は、第１領域上の第１型デバイス（６２０）及び第２領域上の第２型デバイス（６３０）をさらに備え、ここで第１型デバイス（６２０）は、第２型デバイス（６３０）に平行又は垂直であり、第１型デバイス（６２０）は、互いに直交する第１電流（６２１）及び第２電流（６２２）を含み、第１（６２１）及び第２（６２２）電流のキャリア移動度は互いに等しい。具体的には、第１型デバイスはｐ型電界効果トランジスタ（ＰＦＥＴ）を含み、第２型デバイスはｎ型電界効果トランジスタ（ＮＦＥＴ）を含む。 （もっと読む）

【課題】ＳＢＳＩ法によりＳＯＩトランジスタを形成する場合に、支持体の側面開口部と平行な向きからのイオン注入に対しては支持体によりＳＯＩトランジスタのチャネル領域がマスクされてしまうため斜めイオン注入を行っても不純物イオンはＳＯＩトランジスタのチャネル領域には到達しない。そのため、例えばチャネル幅を広くとれる構造として、ＳＯＩトランジスタのチャネルの方向と支持体とを平行に配置した場合、寄生トランジスタの影響を抑制することが困難となり、ＳＯＩトランジスタのリーク電流が大きくなってしまうという問題点があった。
【解決手段】ＳＯＩトランジスタのチャネル部周縁部を開口し、中央部へのイオン注入を防ぐための第１不純物添加阻止層を形成した後イオン注入法を用いてチャネル部周縁部に生じる寄生トランジスタの閾値を上昇させて寄生トランジスタ起因のリーク電流を抑制する。 （もっと読む）

【課題】結晶欠陥の発生を抑制しつつ、絶縁層上に配置された厚膜半導体層と薄膜半導体層とを同一基板上に形成する。
【解決手段】絶縁層１２上に配置された半導体層１３の薄膜ＳＯＩ形成領域Ｒ１に第１半導体層２１および第２半導体層２２を選択的に形成し、第２半導体層２２を半導体層１３上で支持する支持体２７を形成してから、第１半導体層２１をエッチング除去して、半導体層１３と第２半導体層２２との間に空洞部３０を形成し、半導体層１３および第２半導体層２２の熱酸化を行うことにより、半導体層１３と第２半導体層２２との間の空洞部３０に埋め込み絶縁層３１を形成する。 （もっと読む）

【課題】ＳＯＩ構造とバルク構造とが混載された半導体基板上に形成された半導体装置を、チップサイズを増大させずに得る。
【解決手段】半導体基板１０を所定の深さまでエッチングして得られた第１の領域にエピタキシャル成長にて形成され、半導体基板１０の底面からの高さが半導体基板１０の表面の高さと実質的に同一である半導体層６０と、半導体基板１０と半導体層６０との間に埋め込まれた埋め込み絶縁層２４０と、半導体層６０内の各々の素子領域間、及び、半導体層６０と半導体基板１０との間、を水平面内で素子分離する素子分離体と、を有する半導体基板１０上に形成された半導体装置。 （もっと読む）

【課題】本発明は半導体素子の製造方法に関し、半球形のゲート酸化膜を形成して後続の熱工程時に酸化膜とシリコンの熱膨張率の差によるストレスを緩和させ、ゲート酸化膜の高さ調節を介しソース/ドレイン領域間の漏れ電流を防止し、リフレッシュ特性を向上させる技術を開示する。
【解決手段】（ａ）半導体基板を所定深さに食刻してリセス領域を形成する段階と、（ｂ）リセス領域内に一定厚さの酸化膜を形成する段階と、（ｃ）リセス領域を含む半導体基板の全面にシリコンエピ層を成長させる段階と、（ｄ）シリコンエピ層の上部にゲートポリシリコン層等から形成される積層構造を形成し、積層構造を食刻してゲートパターンを形成する段階と、を含む半導体素子の製造方法。 （もっと読む）

【課題】 リセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる半導体素子の製造方法を提供する。
【解決手段】 本発明は半導体素子の製造方法に関し、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる技術である。 （もっと読む）

【課題】ＳＯＩ構造とバルク構造との平坦性を確保しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】第２半導体層３を半導体基板１上で支持する選択酸化膜６をバルク領域Ｒ１およびＳＯＩ形成領域Ｒ２の周囲に形成した後、溝７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部８を形成し、導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部８内に埋め込み絶縁層９を形成する。 （もっと読む）

【課題】チップサイズを低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に混載する。
【解決手段】半導体基板１０１にはＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられ、ＳＯＩ形成領域Ｒ１には埋め込み絶縁層１１１を介して半導体層１０４が半導体基板１０１上に形成され、ゲート電極１１３ａにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたドレイン層１１４ａが形成され、ゲート電極１１３ｂにて区切られたアクティブ領域１０７の端部には、埋め込み絶縁層１１１上に配置されたソース層１１４ｃが形成され、ゲート電極１１３ｃにて区切られたアクティブ領域１０７の端部には、半導体基板１０１に配置されたソース層１１４ｄが形成され、ゲート電極１１３ａ〜１１３ｃに囲まれたアクティブ領域１０７には、共通ソース／ドレイン層１１４ｂが配置されている。 （もっと読む）

【課題】ＳＯＩ基板を使い分けることなく、互いに異なる膜厚を持つ半導体層を絶縁体上に形成する。
【解決手段】第１半導体層１３が覆われるようにして半導体基板１１上に第２半導体層１４を成膜し、第３半導体層１５が覆われるようにして第２半導体層１４上に第４半導体層１７を成膜し、第５半導体層１８が覆われるようにして第４半導体層１７上に第６半導体層２０を成膜した後、第１半導体層１３、第３半導体層１５および第５半導体層１８をエッチング除去し、半導体基板１１と第２半導体層１４との間の空洞部３０ａに埋め込み絶縁層３１ａを形成し、第２半導体層１４と第４半導体層１７との間の空洞部３０ｂに埋め込み絶縁層３１ｂを形成し、第４半導体層１７と第６半導体層２０の間の空洞部３０ｃに埋め込み絶縁層３１ｃを形成する。 （もっと読む）

【課題】少なくとも１個の縦型伝導ＤＭＯＳと他の半導体デバイスを有する集積回路を提供する。
【解決手段】複数の半導体デバイスの少なくとも１つは、ゲート１６と、その一方サイドに位置するソース電極２６と、その対向サイドに位置するドレイン電極１８を含む縦型伝導ＤＭＯＳ３２である集積回路。 （もっと読む）

【課題】基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供する。
【解決手段】半導体基板上には、シリコン領域２３Ｂが形成され、このシリコン領域２３Ｂを囲むように、半導体基板上に絶縁膜及び空洞のいずれか一方を介在してＳＯＩ領域２２が形成されている。さらに、半導体基板上には、ＳＯＩ領域２２を囲むように、シリコン領域２３Ａが形成されている。 （もっと読む）

【課題】半導体チップに複数の半導体素子が形成されている半導体装置において、従来の半導体装置と比較して、半導体チップの面積を縮小できる半導体装置を提供する。
【解決手段】半導体チップの表面に平行な面方向において、パワー素子領域ａよりも領域が狭い制御回路素子領域ｂがパワー素子領域ａと完全に重複するように、半導体チップの内部に、絶縁分離されたパワー素子領域ａを有する第１のＳＯＩ層４と、絶縁分離された制御回路素子領域ｂを有する第２のＳＯＩ層７とを、半導体チップの表面に垂直な方向に並んで配置させる。 （もっと読む）

【課題】埋め込み絶縁層上に形成された半導体層の結晶欠陥を低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】Ｐウェル２およびＮウェル１２上を避けるようにしてＳＯＩ形成領域Ｒ１、Ｒ１１を半導体基板１に配置するとともに、Ｐウェル２およびＮウェル１２にはバルク領域Ｒ２、Ｒ１２をそれぞれ配置し、ＳＯＩ形成領域Ｒ１、Ｒ１１には、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタをそれぞれ形成し、バルク領域Ｒ２、Ｒ１２には、Ｎチャンネル電界効果型バルクトランジスタおよびＰチャンネル電界効果型バルクトランジスタをそれぞれ形成する。 （もっと読む）

【課題】絶縁膜上の半導体層に形成されたトランジスタの閾値特性の変動を防止できるようにした半導体装置を提供する。
【解決手段】Ｓｉ基板１と、ＳＢＳＩ領域のＳｉ基板１に設けられたｐ型のウェル拡散層９と、ウェル拡散層９上に設けられたＳｉＯ_２膜３と、ＳｉＯ_２膜３上に設けられたＳｉ層５と、Ｓｉ層５に設けられた複数個のｐチャネルトランジスタ及び複数個のｎチャネルトランジスタとを備え、ウェル拡散層９はＧＮＤ端子１５に接続されている。このような構成であれば、ウェル拡散層９をＧＮＤに固定することができるので、Ｓｉ基板１にバイアスがかかった場合でも、その影響をウェル拡散層９上のＳｉ層５に伝えないようにすることができる。 （もっと読む）

【課題】 製造コストを抑制しつつ、絶縁体上に半導体層を形成するとともに、絶縁体上に形成された半導体層の品質の劣化を抑制しつつ、メサ分離された半導体層の上端部の丸め処理を行う。
【解決手段】 半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成した後、半導体基板１および第２半導体層４の上端部を熱酸化することにより、溝９ｂに沿って第２半導体層４の上端部を丸めるとともに、溝９ａ、９ｃに沿って半導体基板１の上端部を丸め、溝９ｂに端部がかかるようにして第２半導体層４上にゲート電極１５を形成するとともに、溝９ａまたは溝９ｃに端部がかかるようにして半導体基板１上にゲート電極２５を形成する。 （もっと読む）

埋め込み絶縁層（１０３、２０３）を介して深いリセス（１１１、２１１）を形成し、歪み半導体材料（１１２、２１２）を再成長させることで、強化された歪み生成メカニズムがＳＯＩのようなトランジスタ（１００、２００）に提供される。したがって、歪みはさらにアクティブ層の全体にわたって埋め込まれた歪み半導体材料により実効的に生成され、これにより、２つのチャネル領域が画定され得るトランジスタデバイスの性能を実質的に向上させることができる。
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【課題】 チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供する。
【解決手段】 空洞１０２を有し、空洞の上方にソース領域１０８、ドレイン領域１０８及びチャネル領域を有する半導体基板１００と、チャネル領域上にゲート絶縁膜１０５を介して形成されたゲート電極１０６と、空洞の上面に形成された第１の部分を有し、チャネル領域に歪みを与える応力発生膜１１２とを備える。 （もっと読む）

【課題】容易に製造可能な構成によりチャネル領域に歪みを与えてチャネル移動度の向上が図られた半導体装置およびその製造方法を提供すること。
【解決手段】表面に半導体領域を有する基板と、前記半導体領域に形成された各半導体素子を分離する素子分離と、前記半導体領域の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン領域と、前記半導体領域上における、前記一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体領域において前記素子分離で分離された素子領域の少なくとも一部に、前記半導体領域と他の元素との化合物として形成され、前記チャネル領域に対して応力を加えて歪みを与えるための応力を発生する応力付与部材と、を備える。 （もっと読む）

【課題】 選択エピタキシャル成長を用いることなく、半導体基板上の一部の領域にＳＯＩ構造を安価に形成する。
【解決手段】 エピタキシャル成長を行うことにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを順次形成するとともに、半導体基板１上のバルク構造形成領域Ｒ１および素子分離酸化膜２上に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを順次形成した後、レジストパターンＲ１をマスクとして第２単結晶半導体層４ａ、第２アモルファス半導体層４ｂ、第１単結晶半導体層３ａおよび第１アモルファス半導体層３ｂをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、バルク構造形成領域Ｒ１および素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去する。 （もっと読む）

【課題】 トランジスタ毎の閾値制御が可能な半導体装置を提供する。
【解決手段】 半導体基板と、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１のゲート側壁絶縁膜と、前記半導体基板に前記第１のゲート電極を挟んで形成された第１の不純物領域と、を備えた第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側面に形成され前記第１のゲート側壁絶縁膜よりも前記半導体基板からの高さが低い第２のゲート側壁絶縁膜と、前記半導体基板に前記第２のゲート電極を挟んで形成された第２の不純物領域と、を備えた第２のトランジスタと、を有し、前記第１のゲート電極及び前記第２のゲート電極は金属シリサイド層を含み、少なくとも前記第２のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする半導体装置。 （もっと読む）