【課題】高い電流駆動力を有するｎ型半導体素子を提供する。
【解決手段】第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの混晶層と、前記第１の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、Ｖ族の不純物を含む半導体よりなるソース・ドレイン領域と、を有し、前記混晶層は面内方向に圧縮歪みが印加されていることを特徴とする。 （もっと読む）

【課題】ＳＯＩ構造を有するＣＭＯＳトランジスタにおいて、ＣＭＯＳトランジスタのチャネル領域に応力を印加する構造の製造方法の提供。
【解決手段】単結晶のシリコン基板１１の表面に素子分離領域１３Ｉにより画成されたｎチャネルＭＯＳトランジスタ１０Ａが形成された第１の素子領域１３ＡとｐチャネルＭＯＳトランジスタ１０Ｂが形成された第２の素子領域１３Ｂとを含む単結晶シリコンの活性層１３を形成し、シリコン基板と活性層との間に形成されたシリコン酸化膜を有し、シリコン酸化膜は第１の素子領域の下および第２の素子領域の下に連続して延在し、ｎチャネルＭＯＳトランジスタのチャネル領域のシリコン酸化膜は最大の膜厚を有し、ゲート長方向に向かって膜厚を減少させ、ｐチャネルＭＯＳトランジスタのチャネル領域のシリコン酸化膜は最小またはゼロの膜厚を有し、チャネル領域から、ゲート長方向に向かって膜厚を増大させることを特徴とする。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】横方向固相エピタキシャル成長法において単結晶膜成膜工程に要する時間を短縮し、半導体装置の製造を短時間で行う。
【解決手段】単結晶シリコン部４０３及び絶縁膜４０１が表面において露出したウエハ２００を、構成元素としてＳｉを含むガスの雰囲気中に曝露し、単結晶シリコン部４０３及び絶縁膜４０１の上にアモルファスのシリコン膜４０２を成膜する成膜工程と、成膜工程後に、シリコン膜４０２を加熱して、単結晶シリコン部４０３を基にしてシリコン膜４０２を単結晶化させる加熱工程と、加熱工程後に、ウエハ２００を構成元素としてＳｉを含むガス及び構成元素としてＣｌを含むガスの混合雰囲気中に曝露し、単結晶化した部分を残留させつつ、単結晶化しなかった部分を除去する選択成長工程と、を含む半導体装置の製造方法であって、ウエハ２００に対して、成膜工程、加熱工程及び選択成長工程を繰り返す。 （もっと読む）

【課題】結晶欠陥が少なく結晶性の高い単結晶シリコン層が絶縁膜上に形成されてなる半導体装置の製造方法及び半導体装置を得るという課題があった。
【解決手段】基板１の一面１ａに絶縁膜２を形成する工程と、絶縁膜２を開口して基板１を露出させる穴２ｃを形成する工程と、穴２ｃの内壁面を覆うように結晶成長補助膜３を形成する工程と、穴２ｃを充填するとともに、絶縁膜２の前記基板と反対側の面２ａを覆うように非結晶シリコン層を形成する工程と、前記非結晶シリコン層を、レーザーアニール法により単結晶シリコン層５とする工程と、を有する半導体装置１０１の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ＳＯＩ基板を用いずに、単に導電材料を堆積するだけで素子形成領域を導電材料によって取り囲むことができる半導体装置を提供すること。
【解決手段】素子形成領域５を取り囲むように形成されたトレンチ３の側壁表面に絶縁材料を堆積させつつ、その中心軸付近の空洞に、比較的低融点の、例えば１１００℃以下の融点を有する金属（銅又はアルミニウムなど）からなる導電材料１４を充填し、一部のトレンチ３内の導電材料１４をウェハ基板２の表面に設けられた電極９ａと導通させる。トレンチ３に充填される導電材料１４は、ウェハ基板２の裏面上にも堆積される。 （もっと読む）

【課題】半導体部材が単結晶の半導体材料からなり、特性が良好な半導体装置及びその製造方法を提供する。
【解決手段】単結晶のシリコンからなるシリコン基板１１上に絶縁膜１２を形成し、絶縁膜１２に開口部１２ａを形成し、絶縁膜１２上に開口部１２ａを介してシリコン基板１１と接触するようにアモルファスシリコン膜を形成し、このアモルファスシリコン膜をシリコン基板１１を起点として固相エピタキシャル成長させて、その後パターニングする。これにより、開口部１２ａの直上域から外れた領域の一部に、単結晶のシリコンからなるシード層を形成する。次に、このシード層を覆うようにアモルファスシリコン膜を堆積させ、このアモルファスシリコン膜をシード層を起点として固相エピタキシャル成長させて、単結晶シリコン膜を形成する。そして、この単結晶シリコン膜をパターニングすることにより、シリコンピラー３３を形成する。 （もっと読む）

【課題】薄膜ＳＯＩ領域を有する基板において、基板に第１半導体素子１０と異なる第２半導体素子３０、４０を形成した際に、この第２半導体素子３０、４０の特性を従来の半導体装置より向上させることができる半導体装置を提供する。
【解決手段】基板のうち第１半導体素子１０が形成される第１半導体素子形成領域１とは異なる部分を第２半導体素子形成領域２とし、第２半導体素子形成領域２に、基板の表裏を貫通する第１貫通トレンチ３１を形成し、第１貫通トレンチ３１の側壁に絶縁膜３２を形成すると共に第１貫通トレンチ３１の内部に第１埋込材料３３を埋め込む。そして、第１埋込材料３３を有する第２半導体素子３０、４０を形成して半導体装置を構成する。 （もっと読む）

【課題】３−５集積回路とシリコン集積回路とは別々の集積回路上に設けられてきた。３−５集積回路とシリコン集積回路等の相違する基板を必要とする複数の回路を１つの集積回路において組み合わせることを可能にするハイブリッド基板回路を提供すること。
【解決手段】ハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、第１半導体材料内に形成された第１回路と、第２半導体材料内に形成された第２回路と、第１回路と第２回路との間のシャロー・トレンチ・アイソレーション領域１０３と、を含んでいる。第１半導体材料はシリコンを含み、第２半導体材料はシリコンを含んでいない。第１回路はＣＭＯＳ回路１０１であり、第２回路は高電子移動度トランジスタ回路１０２である。 （もっと読む）

【課題】ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳトランジスタＱ１１において、ソース・ドレイン領域１５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層１８に達して形成される。ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。 （もっと読む）

【課題】Ｓｉ基板上にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層の意図しない削れを少なくすることができ、ＳＯＩ層の膜厚均一性を向上できるようにした半導体装置の製造方法を提供する。
【解決手段】Ｐ型のＳｉ基板（即ち、Ｐ−Ｓｉ）上に例えばイントリンジックのＳｉＧｅ層（即ち、ｉ−ＳｉＧｅ）を形成する工程と、ｉ−ＳｉＧｅ上にＮ型のＳｉ層（即ち、Ｎ−Ｓｉ）を形成する工程と、Ｎ−Ｓｉ下のｉ−ＳｉＧｅを選択的にエッチングして除去することにより、Ｎ−ＳｉとＰ−Ｓｉとの間に空洞部を形成する工程と、を含む。ｉ−ＳｉＧｅを選択的にエッチングして除去する際に、Ｐ−Ｓｉからｉ−ＳｉＧｅにホールを供給することができ、ｉ−ＳｉＧｅのエッチングを促すことができる。また、ｉ−ＳｉＧｅを完全に除去した後も、Ｎ−Ｓｉにホールが蓄積されることはないので、Ｎ−Ｓｉのエッチングを抑制することができる。 （もっと読む）

【課題】良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、シリコンよりも大きいバンドギャップを有し、パワートランジスタ２が形成されたＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成されるとともに、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１と、ＳｉＣ層１１のパワートランジスタ２とシリコン層２１のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを接続するＡｌ配線５とを備える。 （もっと読む）

【課題】キャリアの移動度が高い歪ＳＯＩ構造を、結晶欠陥少なく且つ安価に形成できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層とＳｉ層５とを順次形成し、その上にＳｉ₃Ｎ₄膜９、１３を形成する。次に、Ｓｉ₃Ｎ₄膜９、１３と、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴ｈを形成する。そして、支持体穴ｈを埋め込むようにＳｉＯ₂膜２１を形成する。次に、ＳｉＯ₂膜２１とＳｉ層５とを部分的にエッチングして、ＳｉＧｅ層を露出させる溝Ｈを形成する。そして、この溝Ｈを介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成し、空洞部２５を埋め込むようにＳｉＯ₂膜を形成する。この際、Ｓｉ₃Ｎ₄膜９が有する圧縮応力と、Ｓｉ₃Ｎ₄膜１３が有する引っ張り応力とをＳｉ層５にそれぞれ作用させてＳｉ層５の歪を増大させる。 （もっと読む）

【課題】薄膜ＢＯＸ−ＳＯＩ構造であり、ロジック回路の高速動作とメモリ回路の安定動作とを両立できる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、半導体支持基板１、厚さ１０ｎｍ以下の絶縁膜４、半導体層４を有している。半導体層４の上面内には、第一のゲート電極２０を有し、ロジック回路を構成する第一の電界効果型トランジスタが形成されている。また、半導体層４の上面内には、第二のゲート電極を有し、メモリ回路を構成する第二の電界効果型トランジスタが形成されている。半導体支持基板１には、導電型の異なるウェル領域６，６Ｔ，７等が、少なくとも３以上形成されている。そして、当該ウェル領域により、第一のゲート電極の下方の半導体支持基板１の領域と、第二のゲート電極の下方の半導体支持基板１の領域とが、電気的に分離される。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００，１００Ｖ，１４０，１５０，１５０Ｖ，１６０，１７０，１７０Ｖ，１８０，１８０Ｖ，１９０，２１０，２１０Ｗ，２２０，２２０Ｕ，２２０Ｗ，３８０，４８０，５００，５１０，５３０又は５４０）は、そのソース／ドレインゾーンと隣接するボディ物質（１０８，２６８又は５６８）との間のＰＮ接合に沿っての寄生容量を減少させるためにそのソース／ドレインゾーンの内の一つ（１０４，２６４又は５６４）下側にハイポアブラプトな垂直ドーパントプロフィルを有している。
【解決手段】 特に、該ボディ物質の導電型を画定する半導体ドーパントの濃度は、そのソース／ドレインゾーンから下方へ該ソース／ドレインゾーンよりも上部半導体表面下側に１０倍を超えて一層深いものではない下側のボディ物質位置へ移る場合に、少なくとも１０の係数だけ減少する。該ボディ物質は、好適には、他方のソース／ドレインゾーン（１０２，２６２又は５６２）に沿って位置されている一層高度にドープされたポケット部分（１２０，２８０又は５８０）を包含している。通常ドレインとして機能する最初に述べたソース／ドレインゾーン下側のハイポアブラプトな垂直ドーパントプロフィルと、通常ソースとして機能する２番目に述べたソース／ドレインゾーンに沿っての該ポケット部分との結合が、結果的に得られる非対称トランジスタを特に高速アナログ適用例に適したものとさせることを可能とさせる。 （もっと読む）

【課題】半導体装置を高集積化および高性能化することのできる技術を提供する。
【解決手段】ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。また、バルク−ＭＩＳＦＥＴは、シリコン基板１上にゲート絶縁膜１５より厚いゲート絶縁膜１６を介して設けられたゲート電極３５ｂと、ゲート電極３５ｂの両側壁側の半導体基板１上に設けられたソース・ドレインを構成する積上げ層２５とを有している。ここで、積上げ層２４の厚さが、積上げ層２５の厚さよりも厚く、ゲート電極３５ａ、３５ｂの全体、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレインの一部、およびバルク−ＭＩＳＦＥＴのソース・ドレインの一部がシリサイド化されている。 （もっと読む）

ナノチューブ電界効果トランジスタおよび製造方法を開示する。本方法は、開口部によって画定される導電層の領域と接触するようにするナノチューブの電気泳動堆積を含む。
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【課題】所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することのできる半導体装置を提供する。
【解決手段】スイッチング電源を構成するスイッチング素子が、許容電流の異なる複数個のパワー素子Ｐ１〜Ｐ３に分割されてなり、パワー素子Ｐ１〜Ｐ３の第１電流端子が、共通する電源端子Ｄに接続され、パワー素子Ｐ１〜Ｐ３の第２電流端子が、共通する出力端子Ｔに接続され、パワー素子Ｐ１〜Ｐ３の各ゲート端子が、トランジスタからなるスイッチＳ１〜Ｓ３を介して、共通するゲート信号端子Ｇに接続されてなり、パワー素子Ｐ１〜Ｐ３とスイッチＳ１〜Ｓ３とで構成される出力回路部Ｋ１が、一つの第１半導体チップ１０に形成されてなり、パワー素子Ｐ１〜Ｐ３が、スイッチＳ１〜Ｓ３により切り替えられて用いられる半導体装置１００とする。 （もっと読む）

【課題】Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタに関して、新規な電界効果トランジスタを提案すること。
【解決手段】Ｓｉ原子を含有する半導体基板と、前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、前記チャネル領域の下部に埋め込まれている絶縁膜と、前記突起構造内に形成されており、前記突起構造を通じて前記半導体基板とつながっているソース・ドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタ。 （もっと読む）

【課題】微細加工技術に依拠するのみでなく、半導体集積回路の高性能化を図ることを目的とする。また、半導体集積回路の低消費電力化を図ることを目的とする。
【解決手段】第１導電型のＭＩＳＦＥＴと第２導電型のＭＩＳＦＥＴとで単結晶半導体層の結晶方位又は結晶軸が異なる半導体装置を提供する。結晶方位又は結晶軸は、それぞれのＭＩＳＦＥＴにおいてチャネル長方向に走行するキャリアの移動度が高くなるように配設される。このような構成とすることで、ＭＩＳＦＥＴのチャネルを流れるキャリアにとって移動度が高くなり、半導体集積回路の動作の高速化を図ることができる。また、低電圧で駆動することが可能となり、低消費電力化を図ることができる。 （もっと読む）