半導体装置及びその製造方法
【課題】半導体部材が単結晶の半導体材料からなり、特性が良好な半導体装置及びその製造方法を提供する。
【解決手段】単結晶のシリコンからなるシリコン基板１１上に絶縁膜１２を形成し、絶縁膜１２に開口部１２ａを形成し、絶縁膜１２上に開口部１２ａを介してシリコン基板１１と接触するようにアモルファスシリコン膜を形成し、このアモルファスシリコン膜をシリコン基板１１を起点として固相エピタキシャル成長させて、その後パターニングする。これにより、開口部１２ａの直上域から外れた領域の一部に、単結晶のシリコンからなるシード層を形成する。次に、このシード層を覆うようにアモルファスシリコン膜を堆積させ、このアモルファスシリコン膜をシード層を起点として固相エピタキシャル成長させて、単結晶シリコン膜を形成する。そして、この単結晶シリコン膜をパターニングすることにより、シリコンピラー３３を形成する。
【解決手段】単結晶のシリコンからなるシリコン基板１１上に絶縁膜１２を形成し、絶縁膜１２に開口部１２ａを形成し、絶縁膜１２上に開口部１２ａを介してシリコン基板１１と接触するようにアモルファスシリコン膜を形成し、このアモルファスシリコン膜をシリコン基板１１を起点として固相エピタキシャル成長させて、その後パターニングする。これにより、開口部１２ａの直上域から外れた領域の一部に、単結晶のシリコンからなるシード層を形成する。次に、このシード層を覆うようにアモルファスシリコン膜を堆積させ、このアモルファスシリコン膜をシード層を起点として固相エピタキシャル成長させて、単結晶シリコン膜を形成する。そして、この単結晶シリコン膜をパターニングすることにより、シリコンピラー３３を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に絶縁膜を介して半導体部材が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリとして、縦型のメモリが提案されている（例えば、特許文献１参照。）。縦型のメモリにおいては、基板上に絶縁膜を形成し、その上に電極膜と層間絶縁膜とを交互に積層させて積層体を形成し、この積層体に溝を形成し、溝の側面上に電荷蓄積層を形成し、溝の側面上及び底面上に半導体層を形成する。そして、この半導体層を溝が延びる方向に沿って分断することにより、複数本のＵ字形のピラーに加工する。これにより、ピラーがアクティブエリアとなり、電極膜が制御ゲート電極となって、各ピラーと各電極膜との最近接点ごとにメモリセルトランジスタが形成される。そして、各メモリセルトランジスタにおいて、ピラーと電極膜とに挟まれた電荷蓄積層に電荷が蓄積されることにより、データが記憶される。このように、メモリセルトランジスタを縦方向に積層させることにより、メモリセルトランジスタの高集積化を図ることができる。
【０００３】
しかしながら、このような半導体層を絶縁膜上に形成する縦型のメモリにおいては、アクティブエリアに半導体材料を用いる場合は、一般的にＣＶＤ等で成膜せざるを得ないため、結果的にアクティブエリアは多結晶体となる。この結果、（１）キャリアの移動度が低下することにより、ピラーを流れる電流が低下し、（２）アクティブエリアにおけるｐｎ接合界面のリーク耐性が低下することにより、ＮＡＮＤ動作が不良となりやすく、（３）活性種がグレイン境界にトラップされて不活性化することにより、ピラーのキャリア密度が低下してピラーを流れる電流が低下し、（４）グレイン境界に固有のエネルギー準位が発生することにより、メモリセルの閾値の制御が困難になる、といった問題が発生する。しかし、従来、絶縁膜上に単結晶のピラーを形成することは極めて困難であった。
【０００４】
【特許文献１】特開２００７−３１７８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、半導体部材が単結晶の半導体材料からなり、特性が良好な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、単結晶の半導体材料からなる半導体基板と、前記半導体基板上に設けられ、開口部が形成された絶縁膜と、前記絶縁膜上に設けられ、前記開口部の直上域から外れた領域に配置され、単結晶の前記半導体材料からなり、前記半導体基板から離隔された半導体部材と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、単結晶の半導体材料からなる半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記絶縁膜上に、前記開口部を介して前記半導体基板と接触し、前記半導体基板を起点として結晶化された第１の半導体膜を形成する工程と、前記第１の半導体膜を選択的に除去して、前記開口部の直上域から外れた領域の一部に単結晶の前記半導体材料からなるシード層を形成する工程と、前記シード層を覆い、前記シード層を起点として結晶化された第２の半導体膜を形成する工程と、前記第２の半導体膜を選択的に除去して、前記半導体基板から離隔され、単結晶の前記半導体材料からなる半導体部材を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体部材が単結晶の半導体材料からなり、特性が良好な半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図である。
なお、図１においては、図示の便宜上、絶縁部分は図示を省略しており、導電部分のみを示している。また、ビット線は図の上部に３本のみ示しており、それ以外のビット線は図示を省略している。後述する図４においても同様である。
本実施形態に係る半導体装置は、縦型積層ＮＡＮＤフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）である。
【００１０】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、単結晶のシリコンからなるシリコン基板１１が設けられている。また、シリコン基板１１上には、例えばアルミナ（Ａｌ２Ｏ３）からなる絶縁膜１２が設けられており、絶縁膜１２には、開口部１２ａが形成されている。開口部１２ａは、一方向に延びるライン状に形成されている。開口部１２ａ内には、シリコン基板１１に対してエピタキシャル成長したシリコン部材１３が設けられている。
【００１１】
絶縁膜１２上にはシリコン窒化膜１４が設けられており、その上にはシリコン酸化膜１５が設けられている。シリコン酸化膜１５上には、例えばポリシリコンからなる複数枚の電極膜１６と例えばシリコン酸化物からなる複数枚の層間絶縁膜１７とが交互に積層されており、その上には、シリコン酸化膜１８、ポリシリコンからなる電極膜１９、シリコン酸化膜２０、シリコン窒化膜２１がこの順に形成されている。シリコン窒化膜１４、シリコン酸化膜１５、複数枚の電極膜１６、複数枚の層間絶縁膜１７、シリコン酸化膜１８、電極膜１９、シリコン酸化膜２０及びシリコン窒化膜２１により、積層体２５が構成されている。
【００１２】
積層体２５には、積層体２５を貫通し、開口部１２ａと同じ方向に延びる複数本の溝２６が形成されている。溝２６の下部の側面上にはブロック膜２７が形成されており、ブロック膜２７上にはチャージ膜２８が形成されている。ブロック膜２７及びチャージ膜２８は、溝２６の側面において、電極膜１６を覆っているが、電極膜１９は覆っていない。また、溝２６の側面上の全域には、ブロック膜２７及びチャージ膜２８を覆うように、トンネル膜２９が形成されている。例えば、ブロック膜２７及びトンネル膜２９はシリコン酸化物により形成されており、チャージ膜２８はシリコン窒化物により形成されている。
【００１３】
また、積層体２５における溝２６間の領域には、開口部１２ａ及び溝２６と同じ方向に延びる溝３１が形成されている。溝３１は、積層体２５におけるシリコン窒化膜１４以外の膜を貫通しており、絶縁材料３２によって埋め込まれている。
【００１４】
更に、積層体２５の上面、溝２６の側面及び底面には、積層体２５の上面、溝２６の側面及び底面に沿って溝２６に対して直交する方向に延びるＵ字形のシリコンピラー３３が設けられている。各溝２６内には複数本のシリコンピラー３３が設けられており、溝２６が延びる方向に沿って配列されている。なお、シリコンピラー３３は、溝３１の内部には設けられていない。シリコンピラー３３は、絶縁膜１２によってシリコン基板１１から離隔され、絶縁されている。また、シリコンピラー３３は、単結晶のシリコンにより形成されており、その結晶方位は、例えばシリコン基板１１の結晶方位と同じである。更に、例えば、シリコンピラー３３における電極膜１９に対向した部分の導電型はｐ型であり、それ以外の部分の導電型はｎ型である。
【００１５】
更にまた、積層体２５上における溝２６間の部分には、１つおきに、ソース線３４が設けられている。ソース線３４は、積層体２５上に配置されており、溝３１と同じ方向に延びており、その幅方向において溝３１を跨ぎ、その幅方向の両側に２列に配列されたシリコンピラー３３のそれぞれの一端に共通接続されている。一方、積層体２５における溝２６間の部分のうち、上方にソース線３４が設けられていない部分の上方には、ビットプラグ３５が設けられている。ビットプラグ３５は、溝３１の直上域には配置されておらず、それぞれが１本のシリコンピラー３３の他端に接続されている。
【００１６】
更にまた、積層体２５、シリコンピラー３３、ソース線３４及びビットプラグ３５を埋め込むように、絶縁膜３６が設けられている。絶縁膜３６上には、溝２６に対して直交する方向に延びる複数本のビット線３７が設けられている。ビット線３７は、ビットプラグ３５を介してシリコンピラー３３の他端に接続されている。なお、シリコンピラー３３はビット線３７の直下域のみに配置されており、ビット線３７間の領域の直下域には配置されていない。
【００１７】
そして、絶縁膜１２の開口部１２ａは、１つおきの溝３１の直下域に配置されている。このため、溝３１間に配置されたシリコンピラー３３は、開口部１２ａの直上域から外れた領域に配置されている。また、隣り合う２つの開口部１２ａの中点は溝３１の直下域に位置するため、シリコンピラー３３は、隣り合う２つの開口部１２ａの中点の直上域から外れた領域に配置されている。
【００１８】
次に、本実施形態に係る半導体装置の動作について説明する。
本実施形態に係る半導体装置１においては、Ｕ字形のシリコンピラー３３がビット線３７とソース線３４との間に接続される。このとき、シリコンピラー３３同士は相互に離隔しており、また、各シリコンピラー３３は絶縁膜１２によってシリコン基板１１から離隔されているため、各シリコンピラー３３は、電気的に独立している。
【００１９】
そして、シリコンピラー３３がアクティブエリアを構成し、電極膜１６が制御ゲート電極を構成することにより、各シリコンピラー３３と各電極膜１６との最近接点ごとにメモリトランジスタが形成される。従って、Ｕ字形のシリコンピラー３３のうち、シリコン基板１１の上面に対して垂直な方向（上下方向）に延びる部分は、上下方向に配列された複数のメモリセルのアクティブエリアを構成している。また、各シリコンピラー３３と電極膜１９との最近接点にはセレクトゲートトランジスタが形成される。
【００２０】
これにより、シリコンピラー３３毎に、両端部に選択ゲートトランジスタが設けられ、その間に複数のメモリトランジスタが直列に接続されたメモリストリングが構成される。なお、セレクトゲートトランジスタにおいては、チャネル領域の導電型はｐ型であり、その上下の領域の導電型はｎ型であるため、セレクトゲートトランジスタのアクティブエリアにはｐｎ接合界面が形成される。これにより、絶縁膜１２よりも上方の構造体、すなわち、積層体２５、チャージ膜２８、シリコンピラー３３等により、メモリ部が構成される。
【００２１】
そして、ビット線３７の電位及びソース線３４の電位を制御し、電極膜１９の電位を制御して選択ゲートトランジスタの導通状態を制御することにより、シリコンピラー３３の電位を制御し、各メモリトランジスタのアクティブエリアの電位を制御する。一方、電極膜１６の電位を制御することにより、各メモリトランジスタの制御ゲート電極の電位を制御する。これにより、各メモリトランジスタのチャージ膜２８に対して電荷が出し入れされ、データが記憶される。
【００２２】
このとき、半導体装置１においては、シリコンピラー３３が単結晶のシリコンにより形成されているため、下記（１）〜（４）の効果が得られる。
（１）シリコンピラー３３内におけるキャリアの移動度が高いため、シリコンピラー３３を流れる電流が大きい。
（２）セレクトゲートトランジスタのアクティブエリアにおけるｐｎ接合界面のリーク耐性が高く、ＮＡＮＤ動作の信頼性が高い。
（３）シリコンピラー３３に注入した活性種がグレイン境界にトラップされて不活性化することがないため、シリコンピラーのキャリア密度が高く、シリコンピラー３３を流れる電流が大きい。
（４）シリコンピラー３３において、グレイン境界に固有のエネルギー準位が発生することがなく、メモリトランジスタの閾値の制御が容易である。
【００２３】
このように、本実施形態によれば、絶縁膜１２上に形成されたシリコンピラー３３を単結晶のシリコンにより形成することにより、特性が良好な半導体装置１を得ることができる。なお、本実施形態に係る半導体装置１の製造方法は、後述の第３及び第４の実施形態において詳細に説明する。
【００２４】
次に、第１の実施形態の変形例について説明する。
図３は、本変形例に係る半導体装置を例示する断面図である。
図３に示すように、本変形例に係る半導体装置１ａにおいては、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、絶縁膜１２上に絶縁膜４０が設けられている点が異なっている。絶縁膜４０は、例えばシリコン窒化物からなり、絶縁膜１２上における開口部１２ａの直上域及びシリコンピラー３３が配置されている領域の双方から外れた領域、例えば、開口部１２ａの縁に局所的に形成されている。後述の第５の実施形態において詳細に説明するように、半導体装置１ａの製造プロセスにおいて、絶縁膜４０はＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）ストッパ膜として機能する。本変形例における動作及び効果は、前述の第１の実施形態と同様である。
【００２５】
次に、本発明の第２の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する平面図であり、
図５は、図４に示すＢ−Ｂ’線による断面図である。
本実施形態に係る半導体装置も、前述の第１の実施形態と同様に、縦型積層ＮＡＮＤフラッシュＥＥＰＲＯＭである。
【００２６】
図４及び図５に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、絶縁膜１２の代わりに層間絶縁膜４２が設けられており、シリコン基板１１の上層部分及び層間絶縁膜４２の内部に周辺素子４１が形成されている点が異なっている。周辺素子４１は、例えば、耐圧が２５Ｖ（ボルト）程度の高耐圧トランジスタである。層間絶縁膜４２には、開口部としての貫通溝４２ａが形成されている。貫通溝４２ａはソース線３４が延びる方向に延び、その下端はシリコン基板１１に到達しており、上端は積層体２５に到達している。また、貫通溝４２ａの内部には、シリコン基板１１に対してエピタキシャル成長したシリコン部材４３が埋設されている。
【００２７】
半導体装置２における層間絶縁膜４２よりも上方の部分の構成は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）における絶縁膜１２よりも上方の部分の構成と同様である。すなわち、層間絶縁膜４２上には積層体２５が設けられており、積層体２５には、貫通溝４２ａが延びる方向に延びる溝２６及び溝３１が交互に形成されており、溝２６の側面上には、ブロック膜２７、チャージ膜２８及びトンネル膜２９がこの順に積層されており、その上には、単結晶のシリコンからなり、形状がＵ字形のシリコンピラー３３が複数本設けられている。シリコンピラー３３は、溝２６が延びる方向に沿って配列されている。
【００２８】
このように、半導体装置２においては、シリコン基板１１の上層部分及び層間絶縁膜４２によって周辺回路部が構成されており、周辺回路部の上方に設けられた構成、すなわち、積層体２５、チャージ膜２８及びシリコンピラー３３等により、メモリ部が構成されている。従って、半導体装置２においては、周辺回路部の上にメモリ部が配置されている。
【００２９】
そして、層間絶縁膜４２の貫通溝４２ａは、１つおきの溝３１の直下域に配置されている。このため、溝３１間に配置されたシリコンピラー３３は、貫通溝４２ａの直上域から外れた領域であって、隣り合う２つの貫通溝４２ａの中点から外れた領域に配置されている。
【００３０】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、シリコンピラー３３を単結晶のシリコンで形成することにより、半導体装置の特性を向上させることができる。また、本実施形態によれば、周辺回路部をメモリ部の直下に配置することにより、半導体装置２の面積を縮小することができる。これにより、半導体装置２全体で見ると、メモリセルトランジスタのより一層の高集積化を図ることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。なお、本実施形態に係る半導体装置２の製造方法は、後述の第６の実施形態において詳細に説明する。
【００３１】
次に、本発明の第３の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法である。
図６（ａ）乃至（ｆ）、図７（ａ）乃至（ｃ）、図８（ａ）乃至（ｃ）、図９（ａ）乃至（ｃ）、図１０（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１１（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程平面図である。
なお、図１１（ａ）は図６（ｂ）と同じ工程を示し、図１１（ｂ）は図６（ｆ）と同じ工程を示す。
【００３２】
先ず、図６（ａ）に示すように、単結晶のシリコンからなるシリコン基板１１を用意する。そして、シリコン基板１１上に、絶縁膜１２を成膜する。絶縁膜１２は、例えば、アルミナにより形成する。
【００３３】
次に、図６（ｂ）及び図１１（ａ）に示すように、絶縁膜１２上にレジスト膜（図示せず）を形成し、このレジスト膜をパターニングすることにより、マスク材を作製する。そして、このマスク材をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチング又はウェットエッチングを行い、絶縁膜１２に開口部１２ａを形成する。開口部１２ａは、後の工程においてシリコンピラー３３（図２参照）を形成する予定の領域から外れた領域であって、シリコンピラー３３を形成する予定の領域から等距離になるような領域からも外れた領域に、後の工程で形成されるソース線３４（図１参照）が延びる方向に延びるように、ストライプ状に形成する。開口部１２ａの内部には、シリコン基板１１の上面が露出する。
【００３４】
次に、図６（ｃ）に示すように、絶縁膜１２上の全面にアモルファスシリコン膜５１を堆積させる。このとき、アモルファスシリコン膜５１は、開口部１２ａの内部にも埋め込まれて、開口部１２ａ内においてシリコン基板１１に接触する。
【００３５】
次に、図６（ｄ）に示すように、熱処理を行い、アモルファスシリコン膜５１を、開口部１２ａを介してシリコン基板１１と接している部分を起点として、固相エピタキシャル成長させる。これにより、アモルファスシリコン膜５１を単結晶化させ、エピタキシャルシリコン膜５２に変化させる。エピタキシャルシリコン膜５２の結晶方位は、シリコン基板１１の結晶方位と同じである。なお、エピタキシャルシリコン膜５２のうち、隣り合う開口部１２ａからの距離が等しくなる部分は、結晶成長面同士が衝突するため、結晶欠陥を含む境界面となる。エピタキシャルシリコン膜５２は、絶縁膜１２上に設けられ、開口部１２ａを介してシリコン基板１１と接触し、シリコン基板１１を起点として結晶化された第１の半導体膜である。
次に、図６（ｅ）に示すように、エピタキシャルシリコン膜５２を所定の膜厚まで減厚する。この減厚は、例えば、ＲＩＥ又はＣＭＰによって行う。
【００３６】
次に、図６（ｆ）及び図１１（ｂ）に示すように、エピタキシャルシリコン膜５２上にレジスト膜（図示せず）を形成し、パターニングしてマスク材を形成する。このとき、マスク材は、開口部１２ａの直上域から外れた領域であって、隣り合う開口部１２ａの中点の直上域からも外れた領域に、開口部１２ａと同じ方向に延びるストライプ状に形成する。そして、このマスク材をマスクとしてＲＩＥ等のエッチングを施すことにより、エピタキシャルシリコン膜５２を選択的に除去する。これにより、エピタキシャルシリコン膜５２が局所的に残留し、シード層５３となる。一方、開口部１２ａ内にもエピタキシャルシリコン膜５２が残留し、シリコン基板１１に対してエピタキシャル成長したシリコン部材１３となる。
【００３７】
シード層５３は、マスク材の直下域に残留するため、開口部１２ａの直上域から外れた領域であって、隣り合う開口部１２ａの中点の直上域からも外れた領域において、開口部１２ａと同じ方向に延びるストライプ状に形成される。例えば、本実施形態においては、シード層５３を、開口部１２ａと、隣り合う開口部１２ａの中点との中点の直上域に形成する。すなわち、ある開口部１２ａから隣の開口部１２ａまでの距離をＬとするとき、ある開口部１２ａから（Ｌ／４）及び（３Ｌ／４）の距離にある位置にシード層５３を形成する。
【００３８】
シード層５３は、開口部１２ａの直上域から外れた領域に形成されているため、シリコン基板１１からは離隔している。また、エピタキシャルシリコン膜５２がエッチングされて局所的に残留したものであるから、単結晶のシリコンからなり、その結晶方位はシリコン基板１１の結晶方位と同じである。更に、隣り合う開口部１２ａの中点から外れた領域に形成されているため、シード層５３の内部には結晶成長面同士が衝突した境界面は含まれていない。
【００３９】
次に、図７（ａ）に示すように、絶縁膜１２上に、シード層５３を覆うようにシリコン窒化膜１４を形成し、その上に、シリコン酸化膜１５を形成する。次に、シリコン酸化膜１５上に、例えばポリシリコンからなる複数枚の電極膜１６と例えばシリコン酸化物からなる複数枚の層間絶縁膜１７とを交互に積層する。次に、シリコン酸化膜１８、ポリシリコンからなる電極膜１９、シリコン酸化膜２０及びシリコン窒化膜２１をこの順に形成する。各膜の形成は、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって行う。これにより、絶縁膜１２上に、シリコン窒化膜１４、シリコン酸化膜１５、複数枚の電極膜１６、複数枚の層間絶縁膜１７、シリコン酸化膜１８、電極膜１９、シリコン酸化膜２０及びシリコン窒化膜２１からなる積層体２５が形成される。
【００４０】
次に、図７（ｂ）に示すように、シリコン窒化膜２１、シリコン酸化膜２０、電極膜１９、シリコン酸化膜１８、複数枚の層間絶縁膜１７、複数枚の電極膜１６、及びシリコン酸化膜１５に対してエッチングを施し、シード層５３の直上域を含む部分を選択的に除去する。これにより、積層体２５に溝２６を形成する。溝２６は、開口部１２ａ及びシード層５３と同じ方向に延びている。この時点では、溝２６の底部にはシリコン窒化膜１４が露出している。
【００４１】
次に、図７（ｃ）に示すように、更にエッチングを行い、溝２６の底部からシリコン窒化膜１４を除去する。これにより、溝２６の底部には、絶縁膜１２及びシード層５３が露出する。
【００４２】
次に、図８（ａ）に示すように、例えばＣＶＤ法により、全面に例えばシリコン酸化物からなるブロック膜２７を形成し、全面に例えばシリコン窒化物からなるチャージ膜２８を形成する。ブロック膜２７及びチャージ膜２８は、積層体２５の上面上の他に溝２６の側面上及び底面上にも形成される。
【００４３】
次に、図８（ｂ）に示すように、例えばＲＩＥ等の異方性エッチングを行い、積層体２５の上面上、溝２６の底面上、及び溝２６の上部の側面上に堆積されたチャージ膜２８及びブロック膜２７を除去する。これにより、積層体２５の側面のうち、電極膜１６に相当する領域上にはブロック膜２７及びチャージ膜２８が残留し、電極膜１９に相当する領域上にはブロック膜２７及びチャージ膜２８が残留せず、電極膜１９が露出する。
【００４４】
次に、図８（ｃ）に示すように、例えばＣＶＤ法により、全面に例えばシリコン酸化物からなるトンネル膜２９を形成する。トンネル膜２９は、積層体２５の上面上の他に溝２６の側面上及び底面上にも形成される。これにより、ブロック膜２７、チャージ膜２８及びシード層５３が、トンネル膜２９によって覆われる。
【００４５】
次に、図９（ａ）に示すように、例えばＲＩＥ等の異方性エッチングを行い、積層体２５の上面上及び溝２６の底面上からトンネル膜２９を除去する。これにより、溝２６の底部においてシード層５３が露出する。
【００４６】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、全面にアモルファスシリコン膜５６を堆積させる。このアモルファスシリコン膜５６は溝２６の内部にも形成され、溝２６の底部においてシード層５３を覆い、シード層５３と接触する。なお、シリコン基板１１は絶縁膜１２によって覆われており、絶縁膜１２の開口部１２ａも積層体２５によって覆われているため、アモルファスシリコン膜５６はシリコン基板１１には接触しない。
【００４７】
次に、図９（ｃ）に示すように、熱処理を行うことにより、アモルファスシリコン膜５７をシード層５３を起点として固相エピタキシャル成長させる。これにより、アモルファスシリコン膜５６は、エピタキシャルシリコン膜５７に変化する。このとき、エピタキシャルシリコン膜５７の結晶方位はシード層５３の結晶方位と同じであり、従って、シリコン基板１１の結晶方位と同じである。すなわち、エピタキシャルシリコン膜５７は、シード層５３を覆い、シード層５３を起点として結晶化された第２の半導体膜である。
【００４８】
次に、図１０（ａ）に示すように、酸化又はＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）により、エピタキシャルシリコン膜５７を等方的に除去し、減厚する。
次に、図１０（ｂ）に示すように、エピタキシャルシリコン膜５７を選択的に除去し、エピタキシャルシリコン膜５７を溝２６が延びる方向に沿って分断すると共に、積層体２５の上面上における中央領域から除去する。これにより、溝２６が延びる方向に沿って配列され、溝２６の側面及び底面に沿って溝２６が延びる方向に対して直交する方向に延びる複数本のＵ字形のシリコンピラー３３が形成される。シリコンピラー３３はエピタキシャルシリコン膜５７が分断されて形成されたものであるため、単結晶のシリコンからなり、例えば、結晶方位はシリコン基板１１の結晶方位と同じになる。また、シリコンピラー３３は絶縁膜１２によってシリコン基板１１から離隔される。
【００４９】
次に、積層体２５における溝２６間の部分において、シリコン窒化膜２１、シリコン酸化膜２０、電極膜１９、シリコン酸化膜１８、複数枚の層間絶縁膜１７、複数枚の電極膜１６及びシリコン酸化膜１５をエッチングして除去する。これにより、積層体２５における溝２６間の部分に、溝２６と同じ方向に延びる溝３１を形成する。溝３１の底部にはシリコン窒化膜１４が露出する。そして、溝３１内に絶縁材料３２を埋め込む。
【００５０】
次に、図１及び図２に示すように、積層体２５における溝２６間の部分のうち、１つおきの部分の上面上に、例えば金属からなるソース線３４を形成する。ソース線３４は、その幅方向において溝３１を跨ぎ、その長手方向が溝２６と同じ方向になるようにストライプ状に形成する。これにより、ソース線３４は、ソース線３４の幅方向両側において、ソース線３４が延びる方向に配列された２列のシリコンピラー３３の端部に共通接続される。
【００５１】
次に、積層体２５及びソース線３４を覆うように、絶縁膜３６を形成する。このとき、絶縁膜３６は、溝２６の内部にも埋め込まれる。次に、絶縁膜３６内に、例えば金属からなるビットプラグ３５を埋設する。ビットプラグ３５は、積層体２５の溝２６間の部分であって、その上にソース線３４が形成されていない部分の上方に形成する。これにより、ビットプラグ３５は、シリコンピラー３３におけるソース線３４に接続されていない側の端部に接続される。次に、絶縁膜３６上に、ソース線３４が延びる方向に対して直交する方向に延びるように、例えば金属からなるビット線３７を形成する。ビット線３７はビットプラグ３５の直上域を含む位置に、ビットプラグ３５に接続されるように形成する。これにより、各シリコンピラー３３の一方の端部はソース線３４に接続され、他方の端部はビットプラグ３５を介してビット線３７に接続される。このようにして、前述の第１の実施形態に係る半導体装置１が製造される。
【００５２】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図６（ｂ）に示す工程において、絶縁膜１２に開口部１２ａを形成し、図６（ｃ）に示す工程において、アモルファスシリコン膜５１を開口部１２ａを介してシリコン基板１１に接触させ、図６（ｄ）に示す工程おいて、アモルファスシリコン膜５１をシリコン基板１１を起点として固相エピタキシャル成長させることにより、エピタキシャルシリコン膜５２を形成し、図６（ｅ）及び（ｆ）に示す工程において、エピタキシャルシリコン膜５２を選択的に除去することにより、単結晶のシリコンからなるシード層５３を形成する。そして、図９（ｂ）に示す工程において、シード層５３に接触するようにアモルファスシリコン膜５６を堆積させ、図９（ｃ）に示す工程において、アモルファスシリコン膜５６をシード層５３を起点として固相エピタキシャル成長させることによりエピタキシャルシリコン膜５７とし、図１０（ａ）及び（ｂ）に示す工程において、エピタキシャルシリコン膜５７を加工することにより単結晶のシリコンからなるシリコンピラー３３を形成する。このとき、シード層５３及びシリコンピラー３３は開口部１２ａの直上域から外れた領域に形成するため、シリコン基板１１からは離隔される。
【００５３】
このように、本実施形態によれば、シリコンピラー３３をシリコン基板１１からシード層５３を介して間接的にエピタキシャル成長させて形成することにより、シリコンピラー３３を絶縁膜１２によってシリコン基板１１から絶縁しつつ、単結晶のシリコンにより形成することができる。
【００５４】
また、シード層５３を隣り合う開口部１２ａの中点から外れた領域に形成することにより、シード層５３内に結晶成長面同士が衝突して形成される欠陥を含む境界面が含まれることを、確実に防止できる。これにより、シリコンピラー３３を確実に単結晶により形成することができる。
【００５５】
なお、本実施形態においては、以下のような変形も可能である。
図１２（ａ）及び（ｂ）は、本実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
図１２（ａ）に示すように、前述の第３の実施形態における図６（ｆ）に示す工程において、シリコン部材１３を開口部１２ａから突出させてもよい。また、図１２（ｂ）に示すように、シリコン部材１３を設けず、シリコン基板１１における開口部１２ａの直下域を掘り込んでもよい。
【００５６】
次に、本発明の第４の実施形態について説明する。
本実施形態も、前述の第１の実施形態に係る半導体装置の製造方法である。
図１３（ａ）乃至（ｅ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００５７】
先ず、図１３（ａ）に示すように、前述の第３の実施形態と同様に、単結晶のシリコンからなるシリコン基板１１上に、絶縁膜１２を形成する。
そして、図１３（ｂ）に示すように、絶縁膜１２に開口部１２ａを形成する。開口部１２ａ内においては、シリコン基板１１が露出する。
【００５８】
次に、図１３（ｃ）に示すように、絶縁膜１２上において、シリコンを選択エピタキシャル成長させ、エピタキシャルシリコン膜６１を形成する。このとき、エピタキシャルシリコン膜６１は、開口部１２ａを介してシリコン基板１１に接触し、シリコン基板１１を起点として成長する。このため、エピタキシャルシリコン膜６１は、開口部１２ａの直上域において厚く、その周辺領域において薄く形成される。
【００５９】
次に、図１３（ｄ）に示すように、エピタキシャルシリコン膜６１に対してＣＭＰを施す。これにより、エピタキシャルシリコン膜６１を減厚し、且つ平坦化する。次に、図１３（ｅ）に示すように、平坦化後のエピタキシャルシリコン膜６１をパターニングし、シード層６３を形成する。シード層６３の形成位置は、前述の第３の実施形態におけるシード層５３の形成位置と同様である。
【００６０】
以後の工程は、前述の第３の実施形態における図７乃至図１０に示す工程と同様である。本実施形態によっても、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）を製造することができる。本実施形態における上記以外の製造方法及び作用効果は、前述の第３の実施形態と同様である。なお、本実施形態においても、図１２（ａ）及び（ｂ）に示すような変形が可能である。
【００６１】
次に、本発明の第５の実施形態について説明する。
本実施形態は、前述の第１の実施形態の変形例に係る半導体装置の製造方法である。
図１４（ａ）乃至（ｇ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００６２】
先ず、図１４（ａ）に示すように、前述の第３の実施形態と同様に、単結晶のシリコンからなるシリコン基板１１上の全面に、絶縁膜１２を形成する。絶縁膜１２は、例えばアルミナにより形成する。
【００６３】
次に、図１４（ｂ）に示すように、絶縁膜１２上の全面に、絶縁膜４０を形成する。絶縁膜４０は、例えばシリコン窒化物により形成する。
次に、図１４（ｃ）に示すように、絶縁膜４０及び絶縁膜１２に対してＲＩＥ等のエッチングを施し、絶縁膜４０及び絶縁膜１２に開口部４０ａ及び開口部１２ａを形成する。なお、開口部１２ａは開口部４０ａの直下域に形成される。開口部１２ａ内においては、シリコン基板１１が露出する。
次に、図１４（ｄ）に示すように、絶縁膜４０をパターニングして、局所的に残留させる。例えば、絶縁膜４０を開口部１２ａの縁に残留させる。
【００６４】
次に、図１４（ｅ）に示すように、絶縁膜１２上において、シリコンを選択エピタキシャル成長させ、エピタキシャルシリコン膜６１を形成する。このとき、エピタキシャルシリコン膜６１は、開口部１２ａ内において露出したシリコン基板１１を起点として成長するため、開口部１２ａの直上域において厚く、その周辺領域において薄く形成される。また、絶縁膜４０はエピタキシャルシリコン膜６１によって埋め込まれる。
【００６５】
次に、図１４（ｆ）に示すように、エピタキシャルシリコン膜６１に対してＣＭＰを施す。これにより、エピタキシャルシリコン膜６１を減厚し、且つ平坦化する。このとき、ＣＭＰは絶縁膜４０が露出した時点で停止する。すなわち、絶縁膜４０をＣＭＰストッパ膜として使用する。
【００６６】
次に、図１４（ｇ）に示すように、平坦化後のエピタキシャルシリコン膜６１をパターニングし、シード層６３を形成する。シード層６３の形成位置は、前述の第３の実施形態におけるシード層５３の形成位置と同様であり、絶縁膜４０が配置されていない位置とする。
【００６７】
以後の工程は、前述の第３の実施形態における図７乃至図１０に示す工程と同様である。このようにして、前述の第１の実施形態の変形例に係る半導体装置１ａ（図３参照）を製造することができる。
【００６８】
本実施形態によれば、図１４（ｂ）に示す工程において絶縁膜４０を形成し、図１４（ｃ）に示す工程において絶縁膜４０をパターニングすることにより、図１４（ｆ）に示す工程において絶縁膜４０をＣＭＰストッパ膜として使用することができる。これにより、ＣＭＰの終点判断が容易になる。本実施形態における上記以外の製造方法及び作用効果は、前述の第３の実施形態と同様である。なお、本実施形態においても、図１２（ａ）及び（ｂ）に示すような変形が可能である。
【００６９】
次に、本発明の第６の実施形態について説明する。
本実施形態は、前述の第２の実施形態に係る半導体装置の製造方法である。
図１５（ａ）乃至（ｃ）及び図１６は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００７０】
先ず、図１５（ａ）に示すように、単結晶のシリコンからなるシリコン基板１１を用意する。そして、シリコン基板１１及びその上方に、通常の方法により周辺素子４１を形成する。周辺素子４１は、例えば高耐圧トランジスタを含んでいる。そして、周辺素子４１を埋め込むように、シリコン基板１１上に層間絶縁膜４２を形成する。次に、層間絶縁膜４２における周辺素子４１が配置されていない領域に、一方向に延び、シリコン基板１１まで到達する貫通溝４２ａを形成する。貫通溝４２ａは層間絶縁膜４２の開口部であり、その底部においてシリコン基板１１が露出する。
【００７１】
次に、図１５（ｂ）に示すように、層間絶縁膜４２上において、シリコンを選択エピタキシャル成長させ、エピタキシャルシリコン膜７１を形成する。このとき、エピタキシャルシリコン膜７１は、貫通溝４２ａ内にも埋め込まれ、貫通溝４２ａの底部においてシリコン基板１１に接触し、シリコン基板１１を起点として成長する。このため、エピタキシャルシリコン膜７１は、貫通溝４２ａの直上域において厚く、その周辺領域において薄く形成される。
【００７２】
次に、図１５（ｃ）に示すように、エピタキシャルシリコン膜７１に対してＣＭＰを施して、エピタキシャルシリコン膜７１を減厚及び平坦化する。そして、エピタキシャルシリコン膜７１をパターニングし、シード層７３を形成する。シード層７３は、貫通溝４２ａの直上域から外れた領域であって、隣り合う貫通溝４２ａの中点の直上域からも外れた領域に形成する。また、シード層７３は、貫通溝４２ａと同じ方向に延びるストライプ状に形成する。例えば、シード層７３は、貫通溝４２ａと、隣り合う貫通溝４２ａの中点との中点の直上域に形成する。一方、エピタキシャルシリコン膜７１は貫通溝４２ａの内部にも残留し、シリコン部材４３となる。
【００７３】
次に、前述の第３の実施形態における図７（ａ）乃至図９（ａ）に示す工程と同様な工程を実施する。これにより、図１６に示すように、層間絶縁膜４２上に積層体２５が形成され、積層体２５に溝２６が形成され、溝２６の側面上にブロック膜２７、チャージ膜２８及びトンネル膜２９が積層され、溝２６の底面においてはシード層７３が露出する。
【００７４】
次に、図９（ｂ）乃至図１０（ｂ）に示す工程と同様な工程を実施する。これにより、溝２６内にシリコンピラー３３が形成され、積層体２５上にソース線３４及びビット線３７等が形成される。このとき、シリコンピラー３３はシード層７３を起点としたエピタキシャル成長によって形成されるため、単結晶のシリコンによって形成され、その結晶方位はシリコン基板１１の結晶方位と同じになる。これにより、図４及び図５に示すように、前述の第２の実施形態に係る半導体装置２が製造される。
【００７５】
本実施形態によれば、シリコンピラー３３をシリコン基板１１からシード層７３を介して間接的にエピタキシャル成長させて形成することにより、シリコンピラー３３を層間絶縁膜４２によってシリコン基板１１から絶縁しつつ、単結晶のシリコンにより形成することができる。また、シード層７３を隣り合う貫通溝４２ａの中点から外れた領域に形成することにより、シード層７３内に結晶欠陥を含む境界面が含まれることを確実に回避できる。
【００７６】
本実施形態における上記以外の製造方法及び作用効果は、前述の第３の実施形態と同様である。なお、本実施形態においても、図１２（ａ）及び（ｂ）に示すような変形が可能である。
【００７７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】第１の実施形態の変形例に係る半導体装置を例示する断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を例示する平面図である。
【図５】図４に示すＢ−Ｂ’線による断面図である。
【図６】（ａ）乃至（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）乃至（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）乃至（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）乃至（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１２】（ａ）及び（ｂ）は、第３の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）乃至（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）乃至（ｇ）は、本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】（ａ）乃至（ｃ）は、本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【符号の説明】
【００７９】
１、１ａ、２ 半導体装置、１１ シリコン基板、１２ 絶縁膜、１２ａ 開口部、１３ シリコン部材、１４ シリコン窒化膜、１５ シリコン酸化膜、１６ 電極膜、１７ 層間絶縁膜、１８ シリコン酸化膜、１９ 電極膜、２０ シリコン酸化膜、２１ シリコン窒化膜、２５ 積層体、２６ 溝、２７ ブロック膜、２８ チャージ膜、２９ トンネル膜、３１ 溝、３２ 絶縁材料、３３ シリコンピラー、３４ ソース線、３５ ビットプラグ、３６ 絶縁膜、３７ ビット線、４０ 絶縁膜、４０ａ 開口部、４１ 周辺素子、４２ 層間絶縁膜、４２ａ 貫通ホール、４３ シリコン部材、５１ アモルファスシリコン膜、５２ エピタキシャルシリコン膜、５３ シード層、５６ アモルファスシリコン膜、５７ エピタキシャルシリコン膜、６１ エピタキシャルシリコン膜、６３ シード層、７１ エピタキシャルシリコン膜、７３ シード層
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に絶縁膜を介して半導体部材が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリとして、縦型のメモリが提案されている（例えば、特許文献１参照。）。縦型のメモリにおいては、基板上に絶縁膜を形成し、その上に電極膜と層間絶縁膜とを交互に積層させて積層体を形成し、この積層体に溝を形成し、溝の側面上に電荷蓄積層を形成し、溝の側面上及び底面上に半導体層を形成する。そして、この半導体層を溝が延びる方向に沿って分断することにより、複数本のＵ字形のピラーに加工する。これにより、ピラーがアクティブエリアとなり、電極膜が制御ゲート電極となって、各ピラーと各電極膜との最近接点ごとにメモリセルトランジスタが形成される。そして、各メモリセルトランジスタにおいて、ピラーと電極膜とに挟まれた電荷蓄積層に電荷が蓄積されることにより、データが記憶される。このように、メモリセルトランジスタを縦方向に積層させることにより、メモリセルトランジスタの高集積化を図ることができる。
【０００３】
しかしながら、このような半導体層を絶縁膜上に形成する縦型のメモリにおいては、アクティブエリアに半導体材料を用いる場合は、一般的にＣＶＤ等で成膜せざるを得ないため、結果的にアクティブエリアは多結晶体となる。この結果、（１）キャリアの移動度が低下することにより、ピラーを流れる電流が低下し、（２）アクティブエリアにおけるｐｎ接合界面のリーク耐性が低下することにより、ＮＡＮＤ動作が不良となりやすく、（３）活性種がグレイン境界にトラップされて不活性化することにより、ピラーのキャリア密度が低下してピラーを流れる電流が低下し、（４）グレイン境界に固有のエネルギー準位が発生することにより、メモリセルの閾値の制御が困難になる、といった問題が発生する。しかし、従来、絶縁膜上に単結晶のピラーを形成することは極めて困難であった。
【０００４】
【特許文献１】特開２００７−３１７８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、半導体部材が単結晶の半導体材料からなり、特性が良好な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、単結晶の半導体材料からなる半導体基板と、前記半導体基板上に設けられ、開口部が形成された絶縁膜と、前記絶縁膜上に設けられ、前記開口部の直上域から外れた領域に配置され、単結晶の前記半導体材料からなり、前記半導体基板から離隔された半導体部材と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、単結晶の半導体材料からなる半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記絶縁膜上に、前記開口部を介して前記半導体基板と接触し、前記半導体基板を起点として結晶化された第１の半導体膜を形成する工程と、前記第１の半導体膜を選択的に除去して、前記開口部の直上域から外れた領域の一部に単結晶の前記半導体材料からなるシード層を形成する工程と、前記シード層を覆い、前記シード層を起点として結晶化された第２の半導体膜を形成する工程と、前記第２の半導体膜を選択的に除去して、前記半導体基板から離隔され、単結晶の前記半導体材料からなる半導体部材を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体部材が単結晶の半導体材料からなり、特性が良好な半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図である。
なお、図１においては、図示の便宜上、絶縁部分は図示を省略しており、導電部分のみを示している。また、ビット線は図の上部に３本のみ示しており、それ以外のビット線は図示を省略している。後述する図４においても同様である。
本実施形態に係る半導体装置は、縦型積層ＮＡＮＤフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）である。
【００１０】
図１及び図２に示すように、本実施形態に係る半導体装置１においては、単結晶のシリコンからなるシリコン基板１１が設けられている。また、シリコン基板１１上には、例えばアルミナ（Ａｌ２Ｏ３）からなる絶縁膜１２が設けられており、絶縁膜１２には、開口部１２ａが形成されている。開口部１２ａは、一方向に延びるライン状に形成されている。開口部１２ａ内には、シリコン基板１１に対してエピタキシャル成長したシリコン部材１３が設けられている。
【００１１】
絶縁膜１２上にはシリコン窒化膜１４が設けられており、その上にはシリコン酸化膜１５が設けられている。シリコン酸化膜１５上には、例えばポリシリコンからなる複数枚の電極膜１６と例えばシリコン酸化物からなる複数枚の層間絶縁膜１７とが交互に積層されており、その上には、シリコン酸化膜１８、ポリシリコンからなる電極膜１９、シリコン酸化膜２０、シリコン窒化膜２１がこの順に形成されている。シリコン窒化膜１４、シリコン酸化膜１５、複数枚の電極膜１６、複数枚の層間絶縁膜１７、シリコン酸化膜１８、電極膜１９、シリコン酸化膜２０及びシリコン窒化膜２１により、積層体２５が構成されている。
【００１２】
積層体２５には、積層体２５を貫通し、開口部１２ａと同じ方向に延びる複数本の溝２６が形成されている。溝２６の下部の側面上にはブロック膜２７が形成されており、ブロック膜２７上にはチャージ膜２８が形成されている。ブロック膜２７及びチャージ膜２８は、溝２６の側面において、電極膜１６を覆っているが、電極膜１９は覆っていない。また、溝２６の側面上の全域には、ブロック膜２７及びチャージ膜２８を覆うように、トンネル膜２９が形成されている。例えば、ブロック膜２７及びトンネル膜２９はシリコン酸化物により形成されており、チャージ膜２８はシリコン窒化物により形成されている。
【００１３】
また、積層体２５における溝２６間の領域には、開口部１２ａ及び溝２６と同じ方向に延びる溝３１が形成されている。溝３１は、積層体２５におけるシリコン窒化膜１４以外の膜を貫通しており、絶縁材料３２によって埋め込まれている。
【００１４】
更に、積層体２５の上面、溝２６の側面及び底面には、積層体２５の上面、溝２６の側面及び底面に沿って溝２６に対して直交する方向に延びるＵ字形のシリコンピラー３３が設けられている。各溝２６内には複数本のシリコンピラー３３が設けられており、溝２６が延びる方向に沿って配列されている。なお、シリコンピラー３３は、溝３１の内部には設けられていない。シリコンピラー３３は、絶縁膜１２によってシリコン基板１１から離隔され、絶縁されている。また、シリコンピラー３３は、単結晶のシリコンにより形成されており、その結晶方位は、例えばシリコン基板１１の結晶方位と同じである。更に、例えば、シリコンピラー３３における電極膜１９に対向した部分の導電型はｐ型であり、それ以外の部分の導電型はｎ型である。
【００１５】
更にまた、積層体２５上における溝２６間の部分には、１つおきに、ソース線３４が設けられている。ソース線３４は、積層体２５上に配置されており、溝３１と同じ方向に延びており、その幅方向において溝３１を跨ぎ、その幅方向の両側に２列に配列されたシリコンピラー３３のそれぞれの一端に共通接続されている。一方、積層体２５における溝２６間の部分のうち、上方にソース線３４が設けられていない部分の上方には、ビットプラグ３５が設けられている。ビットプラグ３５は、溝３１の直上域には配置されておらず、それぞれが１本のシリコンピラー３３の他端に接続されている。
【００１６】
更にまた、積層体２５、シリコンピラー３３、ソース線３４及びビットプラグ３５を埋め込むように、絶縁膜３６が設けられている。絶縁膜３６上には、溝２６に対して直交する方向に延びる複数本のビット線３７が設けられている。ビット線３７は、ビットプラグ３５を介してシリコンピラー３３の他端に接続されている。なお、シリコンピラー３３はビット線３７の直下域のみに配置されており、ビット線３７間の領域の直下域には配置されていない。
【００１７】
そして、絶縁膜１２の開口部１２ａは、１つおきの溝３１の直下域に配置されている。このため、溝３１間に配置されたシリコンピラー３３は、開口部１２ａの直上域から外れた領域に配置されている。また、隣り合う２つの開口部１２ａの中点は溝３１の直下域に位置するため、シリコンピラー３３は、隣り合う２つの開口部１２ａの中点の直上域から外れた領域に配置されている。
【００１８】
次に、本実施形態に係る半導体装置の動作について説明する。
本実施形態に係る半導体装置１においては、Ｕ字形のシリコンピラー３３がビット線３７とソース線３４との間に接続される。このとき、シリコンピラー３３同士は相互に離隔しており、また、各シリコンピラー３３は絶縁膜１２によってシリコン基板１１から離隔されているため、各シリコンピラー３３は、電気的に独立している。
【００１９】
そして、シリコンピラー３３がアクティブエリアを構成し、電極膜１６が制御ゲート電極を構成することにより、各シリコンピラー３３と各電極膜１６との最近接点ごとにメモリトランジスタが形成される。従って、Ｕ字形のシリコンピラー３３のうち、シリコン基板１１の上面に対して垂直な方向（上下方向）に延びる部分は、上下方向に配列された複数のメモリセルのアクティブエリアを構成している。また、各シリコンピラー３３と電極膜１９との最近接点にはセレクトゲートトランジスタが形成される。
【００２０】
これにより、シリコンピラー３３毎に、両端部に選択ゲートトランジスタが設けられ、その間に複数のメモリトランジスタが直列に接続されたメモリストリングが構成される。なお、セレクトゲートトランジスタにおいては、チャネル領域の導電型はｐ型であり、その上下の領域の導電型はｎ型であるため、セレクトゲートトランジスタのアクティブエリアにはｐｎ接合界面が形成される。これにより、絶縁膜１２よりも上方の構造体、すなわち、積層体２５、チャージ膜２８、シリコンピラー３３等により、メモリ部が構成される。
【００２１】
そして、ビット線３７の電位及びソース線３４の電位を制御し、電極膜１９の電位を制御して選択ゲートトランジスタの導通状態を制御することにより、シリコンピラー３３の電位を制御し、各メモリトランジスタのアクティブエリアの電位を制御する。一方、電極膜１６の電位を制御することにより、各メモリトランジスタの制御ゲート電極の電位を制御する。これにより、各メモリトランジスタのチャージ膜２８に対して電荷が出し入れされ、データが記憶される。
【００２２】
このとき、半導体装置１においては、シリコンピラー３３が単結晶のシリコンにより形成されているため、下記（１）〜（４）の効果が得られる。
（１）シリコンピラー３３内におけるキャリアの移動度が高いため、シリコンピラー３３を流れる電流が大きい。
（２）セレクトゲートトランジスタのアクティブエリアにおけるｐｎ接合界面のリーク耐性が高く、ＮＡＮＤ動作の信頼性が高い。
（３）シリコンピラー３３に注入した活性種がグレイン境界にトラップされて不活性化することがないため、シリコンピラーのキャリア密度が高く、シリコンピラー３３を流れる電流が大きい。
（４）シリコンピラー３３において、グレイン境界に固有のエネルギー準位が発生することがなく、メモリトランジスタの閾値の制御が容易である。
【００２３】
このように、本実施形態によれば、絶縁膜１２上に形成されたシリコンピラー３３を単結晶のシリコンにより形成することにより、特性が良好な半導体装置１を得ることができる。なお、本実施形態に係る半導体装置１の製造方法は、後述の第３及び第４の実施形態において詳細に説明する。
【００２４】
次に、第１の実施形態の変形例について説明する。
図３は、本変形例に係る半導体装置を例示する断面図である。
図３に示すように、本変形例に係る半導体装置１ａにおいては、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、絶縁膜１２上に絶縁膜４０が設けられている点が異なっている。絶縁膜４０は、例えばシリコン窒化物からなり、絶縁膜１２上における開口部１２ａの直上域及びシリコンピラー３３が配置されている領域の双方から外れた領域、例えば、開口部１２ａの縁に局所的に形成されている。後述の第５の実施形態において詳細に説明するように、半導体装置１ａの製造プロセスにおいて、絶縁膜４０はＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）ストッパ膜として機能する。本変形例における動作及び効果は、前述の第１の実施形態と同様である。
【００２５】
次に、本発明の第２の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する平面図であり、
図５は、図４に示すＢ−Ｂ’線による断面図である。
本実施形態に係る半導体装置も、前述の第１の実施形態と同様に、縦型積層ＮＡＮＤフラッシュＥＥＰＲＯＭである。
【００２６】
図４及び図５に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）と比較して、絶縁膜１２の代わりに層間絶縁膜４２が設けられており、シリコン基板１１の上層部分及び層間絶縁膜４２の内部に周辺素子４１が形成されている点が異なっている。周辺素子４１は、例えば、耐圧が２５Ｖ（ボルト）程度の高耐圧トランジスタである。層間絶縁膜４２には、開口部としての貫通溝４２ａが形成されている。貫通溝４２ａはソース線３４が延びる方向に延び、その下端はシリコン基板１１に到達しており、上端は積層体２５に到達している。また、貫通溝４２ａの内部には、シリコン基板１１に対してエピタキシャル成長したシリコン部材４３が埋設されている。
【００２７】
半導体装置２における層間絶縁膜４２よりも上方の部分の構成は、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）における絶縁膜１２よりも上方の部分の構成と同様である。すなわち、層間絶縁膜４２上には積層体２５が設けられており、積層体２５には、貫通溝４２ａが延びる方向に延びる溝２６及び溝３１が交互に形成されており、溝２６の側面上には、ブロック膜２７、チャージ膜２８及びトンネル膜２９がこの順に積層されており、その上には、単結晶のシリコンからなり、形状がＵ字形のシリコンピラー３３が複数本設けられている。シリコンピラー３３は、溝２６が延びる方向に沿って配列されている。
【００２８】
このように、半導体装置２においては、シリコン基板１１の上層部分及び層間絶縁膜４２によって周辺回路部が構成されており、周辺回路部の上方に設けられた構成、すなわち、積層体２５、チャージ膜２８及びシリコンピラー３３等により、メモリ部が構成されている。従って、半導体装置２においては、周辺回路部の上にメモリ部が配置されている。
【００２９】
そして、層間絶縁膜４２の貫通溝４２ａは、１つおきの溝３１の直下域に配置されている。このため、溝３１間に配置されたシリコンピラー３３は、貫通溝４２ａの直上域から外れた領域であって、隣り合う２つの貫通溝４２ａの中点から外れた領域に配置されている。
【００３０】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、シリコンピラー３３を単結晶のシリコンで形成することにより、半導体装置の特性を向上させることができる。また、本実施形態によれば、周辺回路部をメモリ部の直下に配置することにより、半導体装置２の面積を縮小することができる。これにより、半導体装置２全体で見ると、メモリセルトランジスタのより一層の高集積化を図ることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。なお、本実施形態に係る半導体装置２の製造方法は、後述の第６の実施形態において詳細に説明する。
【００３１】
次に、本発明の第３の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体装置の製造方法である。
図６（ａ）乃至（ｆ）、図７（ａ）乃至（ｃ）、図８（ａ）乃至（ｃ）、図９（ａ）乃至（ｃ）、図１０（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１１（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を例示する工程平面図である。
なお、図１１（ａ）は図６（ｂ）と同じ工程を示し、図１１（ｂ）は図６（ｆ）と同じ工程を示す。
【００３２】
先ず、図６（ａ）に示すように、単結晶のシリコンからなるシリコン基板１１を用意する。そして、シリコン基板１１上に、絶縁膜１２を成膜する。絶縁膜１２は、例えば、アルミナにより形成する。
【００３３】
次に、図６（ｂ）及び図１１（ａ）に示すように、絶縁膜１２上にレジスト膜（図示せず）を形成し、このレジスト膜をパターニングすることにより、マスク材を作製する。そして、このマスク材をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のドライエッチング又はウェットエッチングを行い、絶縁膜１２に開口部１２ａを形成する。開口部１２ａは、後の工程においてシリコンピラー３３（図２参照）を形成する予定の領域から外れた領域であって、シリコンピラー３３を形成する予定の領域から等距離になるような領域からも外れた領域に、後の工程で形成されるソース線３４（図１参照）が延びる方向に延びるように、ストライプ状に形成する。開口部１２ａの内部には、シリコン基板１１の上面が露出する。
【００３４】
次に、図６（ｃ）に示すように、絶縁膜１２上の全面にアモルファスシリコン膜５１を堆積させる。このとき、アモルファスシリコン膜５１は、開口部１２ａの内部にも埋め込まれて、開口部１２ａ内においてシリコン基板１１に接触する。
【００３５】
次に、図６（ｄ）に示すように、熱処理を行い、アモルファスシリコン膜５１を、開口部１２ａを介してシリコン基板１１と接している部分を起点として、固相エピタキシャル成長させる。これにより、アモルファスシリコン膜５１を単結晶化させ、エピタキシャルシリコン膜５２に変化させる。エピタキシャルシリコン膜５２の結晶方位は、シリコン基板１１の結晶方位と同じである。なお、エピタキシャルシリコン膜５２のうち、隣り合う開口部１２ａからの距離が等しくなる部分は、結晶成長面同士が衝突するため、結晶欠陥を含む境界面となる。エピタキシャルシリコン膜５２は、絶縁膜１２上に設けられ、開口部１２ａを介してシリコン基板１１と接触し、シリコン基板１１を起点として結晶化された第１の半導体膜である。
次に、図６（ｅ）に示すように、エピタキシャルシリコン膜５２を所定の膜厚まで減厚する。この減厚は、例えば、ＲＩＥ又はＣＭＰによって行う。
【００３６】
次に、図６（ｆ）及び図１１（ｂ）に示すように、エピタキシャルシリコン膜５２上にレジスト膜（図示せず）を形成し、パターニングしてマスク材を形成する。このとき、マスク材は、開口部１２ａの直上域から外れた領域であって、隣り合う開口部１２ａの中点の直上域からも外れた領域に、開口部１２ａと同じ方向に延びるストライプ状に形成する。そして、このマスク材をマスクとしてＲＩＥ等のエッチングを施すことにより、エピタキシャルシリコン膜５２を選択的に除去する。これにより、エピタキシャルシリコン膜５２が局所的に残留し、シード層５３となる。一方、開口部１２ａ内にもエピタキシャルシリコン膜５２が残留し、シリコン基板１１に対してエピタキシャル成長したシリコン部材１３となる。
【００３７】
シード層５３は、マスク材の直下域に残留するため、開口部１２ａの直上域から外れた領域であって、隣り合う開口部１２ａの中点の直上域からも外れた領域において、開口部１２ａと同じ方向に延びるストライプ状に形成される。例えば、本実施形態においては、シード層５３を、開口部１２ａと、隣り合う開口部１２ａの中点との中点の直上域に形成する。すなわち、ある開口部１２ａから隣の開口部１２ａまでの距離をＬとするとき、ある開口部１２ａから（Ｌ／４）及び（３Ｌ／４）の距離にある位置にシード層５３を形成する。
【００３８】
シード層５３は、開口部１２ａの直上域から外れた領域に形成されているため、シリコン基板１１からは離隔している。また、エピタキシャルシリコン膜５２がエッチングされて局所的に残留したものであるから、単結晶のシリコンからなり、その結晶方位はシリコン基板１１の結晶方位と同じである。更に、隣り合う開口部１２ａの中点から外れた領域に形成されているため、シード層５３の内部には結晶成長面同士が衝突した境界面は含まれていない。
【００３９】
次に、図７（ａ）に示すように、絶縁膜１２上に、シード層５３を覆うようにシリコン窒化膜１４を形成し、その上に、シリコン酸化膜１５を形成する。次に、シリコン酸化膜１５上に、例えばポリシリコンからなる複数枚の電極膜１６と例えばシリコン酸化物からなる複数枚の層間絶縁膜１７とを交互に積層する。次に、シリコン酸化膜１８、ポリシリコンからなる電極膜１９、シリコン酸化膜２０及びシリコン窒化膜２１をこの順に形成する。各膜の形成は、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって行う。これにより、絶縁膜１２上に、シリコン窒化膜１４、シリコン酸化膜１５、複数枚の電極膜１６、複数枚の層間絶縁膜１７、シリコン酸化膜１８、電極膜１９、シリコン酸化膜２０及びシリコン窒化膜２１からなる積層体２５が形成される。
【００４０】
次に、図７（ｂ）に示すように、シリコン窒化膜２１、シリコン酸化膜２０、電極膜１９、シリコン酸化膜１８、複数枚の層間絶縁膜１７、複数枚の電極膜１６、及びシリコン酸化膜１５に対してエッチングを施し、シード層５３の直上域を含む部分を選択的に除去する。これにより、積層体２５に溝２６を形成する。溝２６は、開口部１２ａ及びシード層５３と同じ方向に延びている。この時点では、溝２６の底部にはシリコン窒化膜１４が露出している。
【００４１】
次に、図７（ｃ）に示すように、更にエッチングを行い、溝２６の底部からシリコン窒化膜１４を除去する。これにより、溝２６の底部には、絶縁膜１２及びシード層５３が露出する。
【００４２】
次に、図８（ａ）に示すように、例えばＣＶＤ法により、全面に例えばシリコン酸化物からなるブロック膜２７を形成し、全面に例えばシリコン窒化物からなるチャージ膜２８を形成する。ブロック膜２７及びチャージ膜２８は、積層体２５の上面上の他に溝２６の側面上及び底面上にも形成される。
【００４３】
次に、図８（ｂ）に示すように、例えばＲＩＥ等の異方性エッチングを行い、積層体２５の上面上、溝２６の底面上、及び溝２６の上部の側面上に堆積されたチャージ膜２８及びブロック膜２７を除去する。これにより、積層体２５の側面のうち、電極膜１６に相当する領域上にはブロック膜２７及びチャージ膜２８が残留し、電極膜１９に相当する領域上にはブロック膜２７及びチャージ膜２８が残留せず、電極膜１９が露出する。
【００４４】
次に、図８（ｃ）に示すように、例えばＣＶＤ法により、全面に例えばシリコン酸化物からなるトンネル膜２９を形成する。トンネル膜２９は、積層体２５の上面上の他に溝２６の側面上及び底面上にも形成される。これにより、ブロック膜２７、チャージ膜２８及びシード層５３が、トンネル膜２９によって覆われる。
【００４５】
次に、図９（ａ）に示すように、例えばＲＩＥ等の異方性エッチングを行い、積層体２５の上面上及び溝２６の底面上からトンネル膜２９を除去する。これにより、溝２６の底部においてシード層５３が露出する。
【００４６】
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、全面にアモルファスシリコン膜５６を堆積させる。このアモルファスシリコン膜５６は溝２６の内部にも形成され、溝２６の底部においてシード層５３を覆い、シード層５３と接触する。なお、シリコン基板１１は絶縁膜１２によって覆われており、絶縁膜１２の開口部１２ａも積層体２５によって覆われているため、アモルファスシリコン膜５６はシリコン基板１１には接触しない。
【００４７】
次に、図９（ｃ）に示すように、熱処理を行うことにより、アモルファスシリコン膜５７をシード層５３を起点として固相エピタキシャル成長させる。これにより、アモルファスシリコン膜５６は、エピタキシャルシリコン膜５７に変化する。このとき、エピタキシャルシリコン膜５７の結晶方位はシード層５３の結晶方位と同じであり、従って、シリコン基板１１の結晶方位と同じである。すなわち、エピタキシャルシリコン膜５７は、シード層５３を覆い、シード層５３を起点として結晶化された第２の半導体膜である。
【００４８】
次に、図１０（ａ）に示すように、酸化又はＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）により、エピタキシャルシリコン膜５７を等方的に除去し、減厚する。
次に、図１０（ｂ）に示すように、エピタキシャルシリコン膜５７を選択的に除去し、エピタキシャルシリコン膜５７を溝２６が延びる方向に沿って分断すると共に、積層体２５の上面上における中央領域から除去する。これにより、溝２６が延びる方向に沿って配列され、溝２６の側面及び底面に沿って溝２６が延びる方向に対して直交する方向に延びる複数本のＵ字形のシリコンピラー３３が形成される。シリコンピラー３３はエピタキシャルシリコン膜５７が分断されて形成されたものであるため、単結晶のシリコンからなり、例えば、結晶方位はシリコン基板１１の結晶方位と同じになる。また、シリコンピラー３３は絶縁膜１２によってシリコン基板１１から離隔される。
【００４９】
次に、積層体２５における溝２６間の部分において、シリコン窒化膜２１、シリコン酸化膜２０、電極膜１９、シリコン酸化膜１８、複数枚の層間絶縁膜１７、複数枚の電極膜１６及びシリコン酸化膜１５をエッチングして除去する。これにより、積層体２５における溝２６間の部分に、溝２６と同じ方向に延びる溝３１を形成する。溝３１の底部にはシリコン窒化膜１４が露出する。そして、溝３１内に絶縁材料３２を埋め込む。
【００５０】
次に、図１及び図２に示すように、積層体２５における溝２６間の部分のうち、１つおきの部分の上面上に、例えば金属からなるソース線３４を形成する。ソース線３４は、その幅方向において溝３１を跨ぎ、その長手方向が溝２６と同じ方向になるようにストライプ状に形成する。これにより、ソース線３４は、ソース線３４の幅方向両側において、ソース線３４が延びる方向に配列された２列のシリコンピラー３３の端部に共通接続される。
【００５１】
次に、積層体２５及びソース線３４を覆うように、絶縁膜３６を形成する。このとき、絶縁膜３６は、溝２６の内部にも埋め込まれる。次に、絶縁膜３６内に、例えば金属からなるビットプラグ３５を埋設する。ビットプラグ３５は、積層体２５の溝２６間の部分であって、その上にソース線３４が形成されていない部分の上方に形成する。これにより、ビットプラグ３５は、シリコンピラー３３におけるソース線３４に接続されていない側の端部に接続される。次に、絶縁膜３６上に、ソース線３４が延びる方向に対して直交する方向に延びるように、例えば金属からなるビット線３７を形成する。ビット線３７はビットプラグ３５の直上域を含む位置に、ビットプラグ３５に接続されるように形成する。これにより、各シリコンピラー３３の一方の端部はソース線３４に接続され、他方の端部はビットプラグ３５を介してビット線３７に接続される。このようにして、前述の第１の実施形態に係る半導体装置１が製造される。
【００５２】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図６（ｂ）に示す工程において、絶縁膜１２に開口部１２ａを形成し、図６（ｃ）に示す工程において、アモルファスシリコン膜５１を開口部１２ａを介してシリコン基板１１に接触させ、図６（ｄ）に示す工程おいて、アモルファスシリコン膜５１をシリコン基板１１を起点として固相エピタキシャル成長させることにより、エピタキシャルシリコン膜５２を形成し、図６（ｅ）及び（ｆ）に示す工程において、エピタキシャルシリコン膜５２を選択的に除去することにより、単結晶のシリコンからなるシード層５３を形成する。そして、図９（ｂ）に示す工程において、シード層５３に接触するようにアモルファスシリコン膜５６を堆積させ、図９（ｃ）に示す工程において、アモルファスシリコン膜５６をシード層５３を起点として固相エピタキシャル成長させることによりエピタキシャルシリコン膜５７とし、図１０（ａ）及び（ｂ）に示す工程において、エピタキシャルシリコン膜５７を加工することにより単結晶のシリコンからなるシリコンピラー３３を形成する。このとき、シード層５３及びシリコンピラー３３は開口部１２ａの直上域から外れた領域に形成するため、シリコン基板１１からは離隔される。
【００５３】
このように、本実施形態によれば、シリコンピラー３３をシリコン基板１１からシード層５３を介して間接的にエピタキシャル成長させて形成することにより、シリコンピラー３３を絶縁膜１２によってシリコン基板１１から絶縁しつつ、単結晶のシリコンにより形成することができる。
【００５４】
また、シード層５３を隣り合う開口部１２ａの中点から外れた領域に形成することにより、シード層５３内に結晶成長面同士が衝突して形成される欠陥を含む境界面が含まれることを、確実に防止できる。これにより、シリコンピラー３３を確実に単結晶により形成することができる。
【００５５】
なお、本実施形態においては、以下のような変形も可能である。
図１２（ａ）及び（ｂ）は、本実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
図１２（ａ）に示すように、前述の第３の実施形態における図６（ｆ）に示す工程において、シリコン部材１３を開口部１２ａから突出させてもよい。また、図１２（ｂ）に示すように、シリコン部材１３を設けず、シリコン基板１１における開口部１２ａの直下域を掘り込んでもよい。
【００５６】
次に、本発明の第４の実施形態について説明する。
本実施形態も、前述の第１の実施形態に係る半導体装置の製造方法である。
図１３（ａ）乃至（ｅ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００５７】
先ず、図１３（ａ）に示すように、前述の第３の実施形態と同様に、単結晶のシリコンからなるシリコン基板１１上に、絶縁膜１２を形成する。
そして、図１３（ｂ）に示すように、絶縁膜１２に開口部１２ａを形成する。開口部１２ａ内においては、シリコン基板１１が露出する。
【００５８】
次に、図１３（ｃ）に示すように、絶縁膜１２上において、シリコンを選択エピタキシャル成長させ、エピタキシャルシリコン膜６１を形成する。このとき、エピタキシャルシリコン膜６１は、開口部１２ａを介してシリコン基板１１に接触し、シリコン基板１１を起点として成長する。このため、エピタキシャルシリコン膜６１は、開口部１２ａの直上域において厚く、その周辺領域において薄く形成される。
【００５９】
次に、図１３（ｄ）に示すように、エピタキシャルシリコン膜６１に対してＣＭＰを施す。これにより、エピタキシャルシリコン膜６１を減厚し、且つ平坦化する。次に、図１３（ｅ）に示すように、平坦化後のエピタキシャルシリコン膜６１をパターニングし、シード層６３を形成する。シード層６３の形成位置は、前述の第３の実施形態におけるシード層５３の形成位置と同様である。
【００６０】
以後の工程は、前述の第３の実施形態における図７乃至図１０に示す工程と同様である。本実施形態によっても、前述の第１の実施形態に係る半導体装置１（図１及び図２参照）を製造することができる。本実施形態における上記以外の製造方法及び作用効果は、前述の第３の実施形態と同様である。なお、本実施形態においても、図１２（ａ）及び（ｂ）に示すような変形が可能である。
【００６１】
次に、本発明の第５の実施形態について説明する。
本実施形態は、前述の第１の実施形態の変形例に係る半導体装置の製造方法である。
図１４（ａ）乃至（ｇ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００６２】
先ず、図１４（ａ）に示すように、前述の第３の実施形態と同様に、単結晶のシリコンからなるシリコン基板１１上の全面に、絶縁膜１２を形成する。絶縁膜１２は、例えばアルミナにより形成する。
【００６３】
次に、図１４（ｂ）に示すように、絶縁膜１２上の全面に、絶縁膜４０を形成する。絶縁膜４０は、例えばシリコン窒化物により形成する。
次に、図１４（ｃ）に示すように、絶縁膜４０及び絶縁膜１２に対してＲＩＥ等のエッチングを施し、絶縁膜４０及び絶縁膜１２に開口部４０ａ及び開口部１２ａを形成する。なお、開口部１２ａは開口部４０ａの直下域に形成される。開口部１２ａ内においては、シリコン基板１１が露出する。
次に、図１４（ｄ）に示すように、絶縁膜４０をパターニングして、局所的に残留させる。例えば、絶縁膜４０を開口部１２ａの縁に残留させる。
【００６４】
次に、図１４（ｅ）に示すように、絶縁膜１２上において、シリコンを選択エピタキシャル成長させ、エピタキシャルシリコン膜６１を形成する。このとき、エピタキシャルシリコン膜６１は、開口部１２ａ内において露出したシリコン基板１１を起点として成長するため、開口部１２ａの直上域において厚く、その周辺領域において薄く形成される。また、絶縁膜４０はエピタキシャルシリコン膜６１によって埋め込まれる。
【００６５】
次に、図１４（ｆ）に示すように、エピタキシャルシリコン膜６１に対してＣＭＰを施す。これにより、エピタキシャルシリコン膜６１を減厚し、且つ平坦化する。このとき、ＣＭＰは絶縁膜４０が露出した時点で停止する。すなわち、絶縁膜４０をＣＭＰストッパ膜として使用する。
【００６６】
次に、図１４（ｇ）に示すように、平坦化後のエピタキシャルシリコン膜６１をパターニングし、シード層６３を形成する。シード層６３の形成位置は、前述の第３の実施形態におけるシード層５３の形成位置と同様であり、絶縁膜４０が配置されていない位置とする。
【００６７】
以後の工程は、前述の第３の実施形態における図７乃至図１０に示す工程と同様である。このようにして、前述の第１の実施形態の変形例に係る半導体装置１ａ（図３参照）を製造することができる。
【００６８】
本実施形態によれば、図１４（ｂ）に示す工程において絶縁膜４０を形成し、図１４（ｃ）に示す工程において絶縁膜４０をパターニングすることにより、図１４（ｆ）に示す工程において絶縁膜４０をＣＭＰストッパ膜として使用することができる。これにより、ＣＭＰの終点判断が容易になる。本実施形態における上記以外の製造方法及び作用効果は、前述の第３の実施形態と同様である。なお、本実施形態においても、図１２（ａ）及び（ｂ）に示すような変形が可能である。
【００６９】
次に、本発明の第６の実施形態について説明する。
本実施形態は、前述の第２の実施形態に係る半導体装置の製造方法である。
図１５（ａ）乃至（ｃ）及び図１６は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【００７０】
先ず、図１５（ａ）に示すように、単結晶のシリコンからなるシリコン基板１１を用意する。そして、シリコン基板１１及びその上方に、通常の方法により周辺素子４１を形成する。周辺素子４１は、例えば高耐圧トランジスタを含んでいる。そして、周辺素子４１を埋め込むように、シリコン基板１１上に層間絶縁膜４２を形成する。次に、層間絶縁膜４２における周辺素子４１が配置されていない領域に、一方向に延び、シリコン基板１１まで到達する貫通溝４２ａを形成する。貫通溝４２ａは層間絶縁膜４２の開口部であり、その底部においてシリコン基板１１が露出する。
【００７１】
次に、図１５（ｂ）に示すように、層間絶縁膜４２上において、シリコンを選択エピタキシャル成長させ、エピタキシャルシリコン膜７１を形成する。このとき、エピタキシャルシリコン膜７１は、貫通溝４２ａ内にも埋め込まれ、貫通溝４２ａの底部においてシリコン基板１１に接触し、シリコン基板１１を起点として成長する。このため、エピタキシャルシリコン膜７１は、貫通溝４２ａの直上域において厚く、その周辺領域において薄く形成される。
【００７２】
次に、図１５（ｃ）に示すように、エピタキシャルシリコン膜７１に対してＣＭＰを施して、エピタキシャルシリコン膜７１を減厚及び平坦化する。そして、エピタキシャルシリコン膜７１をパターニングし、シード層７３を形成する。シード層７３は、貫通溝４２ａの直上域から外れた領域であって、隣り合う貫通溝４２ａの中点の直上域からも外れた領域に形成する。また、シード層７３は、貫通溝４２ａと同じ方向に延びるストライプ状に形成する。例えば、シード層７３は、貫通溝４２ａと、隣り合う貫通溝４２ａの中点との中点の直上域に形成する。一方、エピタキシャルシリコン膜７１は貫通溝４２ａの内部にも残留し、シリコン部材４３となる。
【００７３】
次に、前述の第３の実施形態における図７（ａ）乃至図９（ａ）に示す工程と同様な工程を実施する。これにより、図１６に示すように、層間絶縁膜４２上に積層体２５が形成され、積層体２５に溝２６が形成され、溝２６の側面上にブロック膜２７、チャージ膜２８及びトンネル膜２９が積層され、溝２６の底面においてはシード層７３が露出する。
【００７４】
次に、図９（ｂ）乃至図１０（ｂ）に示す工程と同様な工程を実施する。これにより、溝２６内にシリコンピラー３３が形成され、積層体２５上にソース線３４及びビット線３７等が形成される。このとき、シリコンピラー３３はシード層７３を起点としたエピタキシャル成長によって形成されるため、単結晶のシリコンによって形成され、その結晶方位はシリコン基板１１の結晶方位と同じになる。これにより、図４及び図５に示すように、前述の第２の実施形態に係る半導体装置２が製造される。
【００７５】
本実施形態によれば、シリコンピラー３３をシリコン基板１１からシード層７３を介して間接的にエピタキシャル成長させて形成することにより、シリコンピラー３３を層間絶縁膜４２によってシリコン基板１１から絶縁しつつ、単結晶のシリコンにより形成することができる。また、シード層７３を隣り合う貫通溝４２ａの中点から外れた領域に形成することにより、シード層７３内に結晶欠陥を含む境界面が含まれることを確実に回避できる。
【００７６】
本実施形態における上記以外の製造方法及び作用効果は、前述の第３の実施形態と同様である。なお、本実施形態においても、図１２（ａ）及び（ｂ）に示すような変形が可能である。
【００７７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体装置を例示する平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】第１の実施形態の変形例に係る半導体装置を例示する断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を例示する平面図である。
【図５】図４に示すＢ−Ｂ’線による断面図である。
【図６】（ａ）乃至（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】（ａ）乃至（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】（ａ）乃至（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】（ａ）乃至（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の製造方法を例示する工程平面図である。
【図１２】（ａ）及び（ｂ）は、第３の実施形態の変形例に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】（ａ）乃至（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】（ａ）乃至（ｇ）は、本発明の第５の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】（ａ）乃至（ｃ）は、本発明の第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】第６の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【符号の説明】
【００７９】
１、１ａ、２ 半導体装置、１１ シリコン基板、１２ 絶縁膜、１２ａ 開口部、１３ シリコン部材、１４ シリコン窒化膜、１５ シリコン酸化膜、１６ 電極膜、１７ 層間絶縁膜、１８ シリコン酸化膜、１９ 電極膜、２０ シリコン酸化膜、２１ シリコン窒化膜、２５ 積層体、２６ 溝、２７ ブロック膜、２８ チャージ膜、２９ トンネル膜、３１ 溝、３２ 絶縁材料、３３ シリコンピラー、３４ ソース線、３５ ビットプラグ、３６ 絶縁膜、３７ ビット線、４０ 絶縁膜、４０ａ 開口部、４１ 周辺素子、４２ 層間絶縁膜、４２ａ 貫通ホール、４３ シリコン部材、５１ アモルファスシリコン膜、５２ エピタキシャルシリコン膜、５３ シード層、５６ アモルファスシリコン膜、５７ エピタキシャルシリコン膜、６１ エピタキシャルシリコン膜、６３ シード層、７１ エピタキシャルシリコン膜、７３ シード層
【特許請求の範囲】
【請求項１】
単結晶の半導体材料からなる半導体基板と、
前記半導体基板上に設けられ、開口部が形成された絶縁膜と、
前記絶縁膜上に設けられ、前記開口部の直上域から外れた領域に配置され、単結晶の前記半導体材料からなり、前記半導体基板から離隔された半導体部材と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記開口部は複数の領域に形成されており、
前記半導体部材は、隣り合う２つの前記開口部の中点から外れた領域に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体部材は、前記半導体基板の上面に対して垂直な方向に配列された複数のメモリセルのアクティブエリアを構成していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜上における前記開口部の直上域及び前記半導体部材が配置されている領域の双方から外れた領域に設けられた他の絶縁膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
単結晶の半導体材料からなる半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記絶縁膜上に、前記開口部を介して前記半導体基板と接触し、前記半導体基板を起点として結晶化された第１の半導体膜を形成する工程と、
前記第１の半導体膜を選択的に除去して、前記開口部の直上域から外れた領域の一部に単結晶の前記半導体材料からなるシード層を形成する工程と、
前記シード層を覆い、前記シード層を起点として結晶化された第２の半導体膜を形成する工程と、
前記第２の半導体膜を選択的に除去して、前記半導体基板から離隔され、単結晶の前記半導体材料からなる半導体部材を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
単結晶の半導体材料からなる半導体基板と、
前記半導体基板上に設けられ、開口部が形成された絶縁膜と、
前記絶縁膜上に設けられ、前記開口部の直上域から外れた領域に配置され、単結晶の前記半導体材料からなり、前記半導体基板から離隔された半導体部材と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記開口部は複数の領域に形成されており、
前記半導体部材は、隣り合う２つの前記開口部の中点から外れた領域に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体部材は、前記半導体基板の上面に対して垂直な方向に配列された複数のメモリセルのアクティブエリアを構成していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜上における前記開口部の直上域及び前記半導体部材が配置されている領域の双方から外れた領域に設けられた他の絶縁膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
単結晶の半導体材料からなる半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記絶縁膜上に、前記開口部を介して前記半導体基板と接触し、前記半導体基板を起点として結晶化された第１の半導体膜を形成する工程と、
前記第１の半導体膜を選択的に除去して、前記開口部の直上域から外れた領域の一部に単結晶の前記半導体材料からなるシード層を形成する工程と、
前記シード層を覆い、前記シード層を起点として結晶化された第２の半導体膜を形成する工程と、
前記第２の半導体膜を選択的に除去して、前記半導体基板から離隔され、単結晶の前記半導体材料からなる半導体部材を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１１４３６０（Ｐ２０１０−１１４３６０Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００８−２８７６９７（Ｐ２００８−２８７６９７）
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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