【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】 ＥＬＯを利用して単結晶シリコン薄膜を製造するに際し、犠牲層のエッチングを容易にする単結晶シリコン薄膜の製造方法、単結晶シリコン薄膜デバイスの製造方法及び太陽電池デバイスの製造方法並びに単結晶シリコン薄膜及びそれを用いた単結晶シリコン薄膜デバイス及び太陽電池デバイスを提供する。
【解決手段】 単結晶シリコン基板１の表面にシリコンに対してエッチング選択性を有し且つエピタキシャルな関係にある犠牲層２を設け、該犠牲層２上に単結晶シリコン薄膜４０をエピタキシャル成長させ、該単結晶シリコン薄膜４０に複数の貫通孔４２を形成すると共に当該貫通孔４２を介して前記犠牲層２をエッチングし、単結晶シリコン薄膜４を分離する。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して貼り合わせられ、島状に絶縁分離されたＧｅ層８（第２の半導体層）が設けられ、このＧｅ層８に高濃度のソースドレイン領域（１４、１５）が形成されたＰチャネルのＭＩＳＦＥＴと、Ｓｉ基板１上にシリコン窒化膜２及び一部に空孔５を有するシリコン酸化膜３を介して、空孔５直上の歪みＳｉ層７を挟み、左右にＳｉＧｅ層６を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層７には概略チャネル領域が形成され、ＳｉＧｅ層６には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成されたＮチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】シリコン薄膜の製造方法、シリコン薄膜太陽電池の製造方法、シリコン薄膜を提供する。
【解決手段】シリコン基板３２上にシリコン結晶１２の原料ガス２８に対して前記シリコン結晶１２の成長が不活性な不活性層３８を選択的に形成することにより前記シリコン基板３２の露出面３４と前記不活性層３８による不活性面３６を形成し、前記原料ガス２８のうち前記シリコン基板３２における表面分解反応が支配的な性質を有する原料ガス２８を前記シリコン基板３２に供給して前記シリコン結晶１２を前記露出面３４から成長させ前記シリコン結晶１２が前記シリコン基板を覆う態様でシリコン薄膜１０を製造する方法であって、前記露出面３４の幅を０．００１μｍから１μｍの範囲で形成することにより、前記シリコン薄膜１０を前記シリコン基板３２から剥離可能な状態で形成することを特徴とする。 （もっと読む）

【課題】トレンチ型金属酸化膜半導体電界効果トランジスタ(MOSFET)が上方向に作製され得る方法を提供すること。
【解決手段】トレンチボトムドーピング(TBD)プロセスおよび/またはトレンチボトム酸化物(TBO)プロセスが、基板および第1のエピタキシャル(エピ)層の形成後に実行され得る。ポリによる封止が、合併型エピタキシャル横方向過成長(MELO)ステップで形成される第2のエピ層の質および純度を改善するために、TBO層の形成後およびMELOステップの前に実行され得る。終点モードを用いたプラズマドライエッチングが、トレンチの深さの均一性を改善するためにTBO層の位置にしたがって実行され得る。 （もっと読む）

【課題】第１のコンタクトプラグのゲート電極への短絡を防止する。第1の不純物拡散層と第１のコンタクトプラグの接続抵抗、及び第１と第２のコンタクトプラグの接続抵抗を低減することにより、縦型ＭＯＳトランジスタのオン電流を増加させる。
【解決手段】シリコンピラー上部に、非晶質シリコン層及び単結晶シリコン層を形成する。次に、２度の選択エピタキシャル成長法により、シリコンピラー上に順に非晶質シリコン層、及び非晶質シリコンゲルマニウム層を形成する。この後、熱処理により、シリコンピラー上部に単結晶シリコン層を有する第１の不純物拡散層を形成すると同時に、シリコンピラー上に単結晶シリコン層及び多結晶シリコンゲルマニウム層を有する第１のコンタクトプラグを形成する。次に、第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する。 （もっと読む）

【課題】解像度限界より小さい寸法のパターンを規則的に形成する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、構造体としての第１及び第２のパターン１３ａ、１３ｂ間に露出する種結晶としての半導体基板１０からエピタキシャル結晶としての単結晶膜１４を形成し、単結晶膜１４を単結晶膜１４の融点以下の温度で加熱することにより単結晶膜１４を流動させ、流動した単結晶膜１４が凝集することにより複数の凝集体１５を第１及び第２のパターン１３ａ、１３ｂ間に形成することを含む。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】シリコンデバイス等耐熱性の低い部位がＳｉ基板に設けられた場合でも、Ｇｅ結晶に熱アニールを施し、十分な結晶品質のＧｅ結晶薄膜を得る。
【解決手段】表面がＳｉであるベース基板と、前記ベース基板の上に形成され、組成がＣ_ｘＳｉ_ｙＧｅ_ｚＳｎ_{１−ｘ−ｙ―ｚ}（０≦ｘ＜１、０≦ｙ＜１、０＜ｚ≦１、かつ、０＜ｘ＋ｙ＋ｚ≦１）である第１結晶層と、前記第１結晶層が形成された部分以外の前記ベース基板の上に形成された第１半導体素子と、を有する半導体基板の製造方法であって、前記第１半導体素子には電磁波を照射することがなく、前記第１結晶層の一部または全部に電磁波を照射する工程を有する半導体基板の製造方法を提供する。 （もっと読む）

【課題】積層欠陥及び貫通転位の密度が十分に低いダイヤモンド薄膜構造とその製造方法を提供する。
【解決手段】本発明のダイヤモンド薄膜構造は、基板と、基板の主方位面の一部を覆うマスク材と、基板の主方位面の表面からエピタキシャル成長するダイヤモンド薄膜とで構成されるダイヤモンド薄膜構造であって、ダイヤモンド薄膜は、マスク材の上に形成され、ダイヤモンド薄膜の結晶方位は基板の結晶方位とそろっており、基板の主方位面の一部にストライプ状の溝が形成され、マスク材は、ストライプ状の溝を覆うように配置されている。 （もっと読む）

【課題】第１導電型半導体層にトレンチを形成し、その中に第２導電型半導体層をエピタキシャル成長させて並列ｐｎ接合構造を形成する際に、ＭＯＳＦＥＴ等の形成時に利用されるマスク合わせ用のアライメントマークを形成すること。
【解決手段】ｎ型半導体層１２に第１のアライメントマーク１を形成し、その上全面にトレンチパターンを有する絶縁膜１３を形成する。絶縁膜１３をマスクとしてトレンチ２を形成し、ｐ型半導体層１４をエピタキシャル成長させる。絶縁膜１３を研磨ストッパとしてｐ型半導体層１４を研磨した後、残った絶縁膜１３をマスクとしてエッチングを行い、ｐ型半導体層１４の上端面を後退させる。表面に残った絶縁膜１３を除去する。表面に絶縁膜２１を形成し、絶縁膜２１の一部を除去してマスクとし、第２のアライメントマーク３を形成する。絶縁膜２１を除去した後、半導体表面を鏡面状に研磨する。 （もっと読む）

【課題】基板中に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する改良された方法を提供する。
【解決手段】誘電体分離３（例えばＳＴＩ）を有する基板１を準備する工程と、基板材料１（例えばＳｉ）のトレンチエッチング４を行う工程と、トレンチ４内への充填層５（例えばＧｅ）の選択成長を行う工程と、略溶融温度での充填層６の加熱により、充填層５（例えばＧｅ）の再結晶化７により達成される。 （もっと読む）

【課題】棒状ワイヤを基板から分離させる箇所を制御でき、棒状ワイヤの長さのばらつきを小さくすることができる棒状ワイヤの作製方法を提供する。
【解決手段】この棒状ワイヤの作製方法は、Ｓｉ基板１上にＧａＮでできた棒状ワイヤ２を形成するワイヤ形成工程と、棒状ワイヤ２を基板１から切り離す切り離し工程とを有する。上記切り離し工程は、Ｓｉ基板１を選択的にエッチングする選択エッチングを含んでいる。Ｓｉ基板１と棒状ワイヤ２とが異なる材料でできているので、基板１と棒状ワイヤ２との境界面で基板１から棒状ワイヤ２を容易に分離できる。 （もっと読む）

【課題】 同じ特性のｎ−ＭＯＳトランジスタとｐ−ＭＯＳトランジスタとを有し、ｎ−ＭＯＳトランジスタに最適な応力による歪特性をもたらすＳｉＧｅ膜と、ｐ−ＭＯＳトランジスタに最適な応力による歪特性をもたらすＳｉＣ膜とを同一シリコン基材上に備えた、小さいサイズのトランジスタに対しても、最適な特性を持つＣＭＯＳデバイス用のシリコンウェハの製造方法の提供。
【解決手段】 ＣＭＯＳデバイス用シリコンウェハの製造方法において、同一シリコン基材の表面に、選択エピタキシャル法又はイオン注入法を用い、ＳｉＧｅ膜及びＳｉＣ膜を分離して形成し、ＣＭＯＳデバイスを構成するために必要なｎ−ＭＯＳデバイス、及びｐ−ＭＯＳデバイスを同一シリコン基材上に島状に分離して製造する。 （もっと読む）

【課題】トレンチ内にエピタキシャル成長された半導体層を有する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１の主面にシリコン窒化膜３１を形成する工程と、シリコン窒化膜３１に開口３１ａを形成し、シリコン基板１１の主面を露出させる工程と、開口３１ａを通して、シリコン基板１１をエッチングし、トレンチ３３を形成する工程と、トレンチ３３の内面に、選択的にシリコン単結晶層をエピタキシャル成長させ、トレンチ３３をシリコン単結晶層３５ｃで埋め込む工程と、を具備する。 （もっと読む）

【課題】高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタの製造方法を実現する。
【解決手段】誘電性絶縁部層２’によって被覆されているバルクシリコンウエハ基板１’上に島状の各活性エリア１０を互いに隣り合うようにそれぞれ設定する。バルクシリコンウエハ基板１’の表面上において、各活性エリア１０を電界効果トランジスタの本体領域をフィン部３、５の形状で突出するように露出させて形成するために、誘電性絶縁部層２’を厚さ方向にエッチバックして絶縁体層２を形成する。上記本体領域に、チャネル領域部、上記チャネル領域部上のゲート誘電体８、ゲート誘電体８上のゲート電極４、および、ゲート電極４の自己整合マスクにより、チャネル領域部とは反対の伝導性型である不純物原子のドープによりソース領域部５およびドレイン領域部３を形成する。 （もっと読む）

基板ウェーハの裏側及び縁部断面をシールするためのシステム及び方法である。第１の方法の実施例によれば、第１導電型のシリコンウェーハにアクセスする。第１導電型のエピタキシャル層をシリコンウェーハの前面上で成長する。エピタキシャル層をインプラントし、逆の導電型の領域を形成する。成長及びインプラントを繰り返し、逆の導電型の垂直カラムを形成する。ウェーハに更にインプラントを行い、垂直カラムと垂直方向で整合した逆の導電型の領域を形成する。
（もっと読む）

【課題】積層欠陥及び貫通転位の密度が十分に低いダイヤモンド薄膜構造とその製造方法を提供する。
【解決手段】基板１０１と、基板１０１の主方位面の一部を覆うマスク材１０２と、基板１０１の主方位面の表面からエピタキシャル成長するダイヤモンド薄膜１０３とで構成されるダイヤモンド薄膜構造であって、ダイヤモンド薄膜１０３は、マスク材１０２の上に形成され、ダイヤモンド薄膜１０３の結晶方位は基板１０１の結晶方位とそろっている。ダイヤモンド基板１０１に存在する貫通転位１０４ａは、マスク材１０２で覆われていない部分のダイヤモンド基板１０１の主方位面を介してダイヤモンド薄膜１０３まで貫通するが、貫通転位１０４ｂは、マスク材１０２によってダイヤモンド薄膜１０３への伝播が遮られるため、ダイヤモンド薄膜１０３の貫通転位密度は低下し、結晶性が向上する。 （もっと読む）

【課題】ガラス基板上に薄膜半導体層を形成した３次元集積回路装置を提供する。
【解決手段】ガラス基板１１上に、単結晶もしくは準単結晶の２層の薄膜半導体層１３，１６が層間絶縁層１４を介して積層され、２層の薄膜半導体層１３，１６は、下層の第１層の薄膜半導体層１３と上層の第２層の薄膜半導体層１６とが異なる材料であり、２層の薄膜半導体層１３，１６が、層間絶縁層１４に形成された開口内を埋めて形成された、エピタキシャル層１５によって接続され、エピタキシャル層１５の表面部は、第２層の薄膜半導体層１６と同じ材料の層であり、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６のうち、１層以上に能動素子Ｔｒ２１，Ｔｒ２２が形成されている３次元集積回路装置１０を構成する。 （もっと読む）